JPH0119785B2 - - Google Patents
Info
- Publication number
- JPH0119785B2 JPH0119785B2 JP21341182A JP21341182A JPH0119785B2 JP H0119785 B2 JPH0119785 B2 JP H0119785B2 JP 21341182 A JP21341182 A JP 21341182A JP 21341182 A JP21341182 A JP 21341182A JP H0119785 B2 JPH0119785 B2 JP H0119785B2
- Authority
- JP
- Japan
- Prior art keywords
- logic
- signal
- output
- binary signal
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000006243 chemical reaction Methods 0.000 claims description 9
- 230000007704 transition Effects 0.000 claims description 4
- 238000007493 shaping process Methods 0.000 description 6
- 230000003111 delayed effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000003786 synthesis reaction Methods 0.000 description 2
- 230000002194 synthesizing effect Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007562 laser obscuration time method Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4906—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes
- H04L25/4908—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes
- H04L25/491—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes using 1B2B codes
- H04L25/4912—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes using 1B2B codes using CMI or 2-HDB-3 code
Landscapes
- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
（技術分野）
本発明は、PCM信号の伝送符号として使用さ
れているCMI（Coded Mark Inversion）符号を、
NRZ信号とクロツク信号とから、簡易な論理回
路により合成するCMI符号変換回路に関するも
のである。Detailed Description of the Invention (Technical Field) The present invention provides a CMI (Coded Mark Inversion) code used as a transmission code for a PCM signal.
This invention relates to a CMI code conversion circuit that synthesizes an NRZ signal and a clock signal using a simple logic circuit.
CMI符号は、CCITTに於いて、DRAFT
RECOMMENDATION G.703により139264
kbit／ｓのインターフエース符号として規定され
ているほか、近年我国においてもデイジタル同期
網局内伝送用に適する符号形式として積極的導入
が計られている。 CMI code is DRAFT in CCITT.
RECOMMENDATION 139264 by G.703
In addition to being specified as a kbit/s interface code, in recent years in Japan, active efforts have been made to introduce it as a code format suitable for intra-station digital synchronous network transmission.
CMI符号は、論理“０”のバイナリ信号に対
してはCMI符号として論理“01”を対応させ、
論理“１”のバイナリ信号に対してはCMI符号
として論理“11
”又は“00”を交互に対応させるという簡易な符
号則により合成される二値符号である。 The CMI code corresponds to a binary signal of logic "0" with logic "01" as a CMI code,
It is a binary code synthesized according to a simple code rule in which logic "11" or "00" is alternately associated with a binary signal of logic "1" as a CMI code.
CMI符号の情報速度は、前述の符号則により
対応するバイナリ信号の情報速度o bit／second
の２倍を要する。このため、従来のCMI符号変
換回路に於ては、何らかの方法により2oHzの繰
返し周波数を有するクロツクが準備され、このク
ロツクで、合成されたCMI符号をサンプリング
することによつて波形を整形する手段が必要であ
つた。 The information rate of the CMI code is the information rate of the corresponding binary signal o bit/second according to the code rule described above.
It takes twice as much. For this reason, in the conventional CMI code conversion circuit, a clock having a repetition frequency of 2oHz is prepared by some method, and there is a means for shaping the waveform by sampling the synthesized CMI code using this clock. It was necessary.
（従来技術）
従来のCMI符号変換回路の一例を第１図に示
す。(Prior Art) An example of a conventional CMI code conversion circuit is shown in FIG.
第１図において、CMI合成器１は、o bit／
secondの情報速度を有するバイナリ信号Ｓ２及
びoHzの繰返し周波数を有するクロツク信号Ｓ
１から、CMI符号Ｓ３を合成する。一方、クロ
ツクてい倍器２は、クロツク信号Ｓ１をてい倍し
２×oの繰返し周波数を有するクロツク信号Ｓ
４をつくる。整形回路３は、CMI符号Ｓ３をク
ロツク信号Ｓ４によつてサンプリングし、波形整
形されたCMI符号Ｓ５を出力する。 In FIG. 1, the CMI synthesizer 1 has o bit/
A binary signal S2 with an information rate of 0Hz and a clock signal S2 with a repetition frequency of 0Hz.
1, a CMI code S3 is synthesized. On the other hand, the clock multiplier 2 multiplies the clock signal S1 and outputs a clock signal S having a repetition frequency of 2×o.
Make 4. The shaping circuit 3 samples the CMI code S3 using the clock signal S4 and outputs a waveform-shaped CMI code S5.
CMI符号則を実現する従来のCMI合成器１の
一例を第２図に示し、第３図にそのタイムチヤー
トの一例を示す。ゲートＧ１は、バイナリ信号Ｓ
２が論理“１”のときにクロツク信号Ｓ１を通す
ゲートであり、ゲートＧ１の出力にRZ符号形式
のバイナリ信号Ｓ６を得る。フリツプフロツプＦ
１はRZバイナリ信号Ｓ６の立上り変化点でその
出力を反転させるトグル回路である。従つて、フ
リツプフロツプＦ１の出力信号Ｓ７はバイナリ信
号Ｓ２に論理“１”が現われるたびにその状態を
交互に反転する。ゲートＧ２は、バイナリ信号Ｓ
２が論理“１”のときにトグル回路Ｆ１の出力信
号Ｓ７を通過させるゲートであり、この出力Ｓ９
が論理“１”のバイナリ信号に対応するCMI符
号となる。またゲートＧ３はバイナリ信号Ｓ２が
論理“０”のときにクロツク信号Ｓ１を反転させ
て通過させるゲートであり、この出力Ｓ８が論理
“０”のバイナリ信号に対応するCMI符号とな
る。ゲートＧ４は以上の如くして得られた信号Ｓ
８及びＳ９の論理和をとり、バイナリ信号Ｓ２に
対応するCMI符号を合成するゲートである。 An example of a conventional CMI synthesizer 1 that implements the CMI coding rule is shown in FIG. 2, and an example of its time chart is shown in FIG. Gate G1 receives binary signal S
2 is a gate that passes the clock signal S1 when the logic is "1", and a binary signal S6 in the RZ code format is obtained at the output of the gate G1. flip flop F
1 is a toggle circuit that inverts its output at the rising edge change point of the RZ binary signal S6. Therefore, the output signal S7 of the flip-flop F1 alternately inverts its state each time a logic "1" appears in the binary signal S2. Gate G2 receives binary signal S
2 is a gate that passes the output signal S7 of the toggle circuit F1 when the logic is "1", and this output S9
is a CMI code corresponding to a binary signal of logic “1”. Gate G3 is a gate that inverts and passes the clock signal S1 when the binary signal S2 is logic "0", and its output S8 becomes a CMI code corresponding to the logic "0" binary signal. The gate G4 receives the signal S obtained as above.
This is a gate that takes the logical sum of 8 and S9 and synthesizes a CMI code corresponding to the binary signal S2.
以上の動作をタイムチヤートに示したものが第
３図である。第３図に示す如く、以上の結果得ら
れたCMI符号Ｓ３にはグリツチ（微小時間パル
ス）GR１，GR２が発生する。このため、従来
は第１図について説明した如くクロツクてい倍回
路２及び整形回路３を付加することによりグリツ
チを除去し波形整形を行つていた。oHzの繰返
し周波数を有するクロツク信号から2oHzの繰返
し周波数を有するクロツク信号を得るためのクロ
ツクてい倍回路２としては各種の回路が考えられ
るが、安定かつ良好な2oクロツク信号を得るた
めには、回路規模の増大は避けられなかつた。 FIG. 3 is a time chart showing the above operation. As shown in FIG. 3, glitches (small time pulses) GR1 and GR2 occur in the CMI code S3 obtained as a result of the above. For this reason, in the past, glitches were removed and waveform shaping was performed by adding a clock multiplier circuit 2 and a shaping circuit 3, as explained with reference to FIG. Various circuits can be used as the clock multiplier circuit 2 to obtain a clock signal with a repetition frequency of 2oHz from a clock signal with a repetition frequency of oHz, but in order to obtain a stable and good 2o clock signal, the circuit An increase in scale was inevitable.
（発明の目的）
本発明は前記の欠点を解決することを目的と
し、グリツチ除去手段を付加することにより、従
来の2oクロツクによる波形整形を不要とし、
CMI符号変換回路をクロツクてい倍回路を用い
ることなしに構成したものであり、以下実施例に
ついて詳細に説明する。(Object of the Invention) The present invention aims to solve the above-mentioned drawbacks, and by adding a glitch removal means, it eliminates the need for waveform shaping using the conventional 2o clock.
The CMI code conversion circuit is constructed without using a clock multiplier circuit, and the embodiment will be described in detail below.
（発明の構成）
第４図は本発明の実施例であり、第５図はその
タイムチヤートの一列である。第４図においてフ
リツプフロツプＦ２はバイナリ信号Ｓ２をクロツ
ク信号Ｓ１の１クロツク時間だけ遅延させる遅延
回路であり、その出力に１ビツト遅延されたバイ
ナリ信号Ｓ１０を得る。ゲートＧ５は第２図にお
けるゲートＧ１と同様の機能を有するゲートであ
り、遅延されたバイナリ信号Ｓ１０が論理“１”
のときにクロツク信号Ｓ１を通すゲートであり、
ゲートＧ５の出力には、RZ符号形式のバイナリ
信号Ｓ１１を得る。フリツプフロツプＦ３は、第
２図におけるフリツプフロツプＦ１と同様の機能
を有し、RZバイナリ信号Ｓ１１の立上り変化点
でその出力を反転させるトグル回路である。従つ
て、フリツプフロツプＦ３の出力信号Ｓ１２は、
遅延されたバイナリ信号Ｓ１０に論理“１”が現
われるたびに、その状態を交互に反転する。ゲー
トＧ６は第２図におけるゲートＧ３と同様の機能
を有するゲートであり、バイナリ信号が論理
“０”のときにクロツク信号Ｓ１を反転して通過
させるゲートであり、この出力Ｓ１３が論理
“０”のバイナリ信号Ｓ１０に対応するCMI符
号となる。ゲートＧ７はバイナリ信号Ｓ１０が論
理“０”から論理“１”へ遷移することを検知す
る回路である。第３図において示した如くCMI
符号を合成する過程において、グリツチはバイナ
リ信号Ｓ２が論理“０”から論理“１”へ遷移す
る場合にのみ発生する。従つて、第４図のゲート
Ｇ７はグリツチ発生時刻検知回路としての機能を
有し、その出力信号Ｓ１４はグリツチ発生を示す
信号である。ゲートＧ８，Ｇ９はグリツチ発生を
示す信号Ｓ１４を二種類の信号に分離するための
ゲートである。第２図、第３図において示した如
く、CMI符号を合成する過程において発生する
グリツチは二種類に分類できる。第１のグリツチ
はゲートＧ２においてバイナリ信号の論理“１”
に対応するCMI符号を合成する際に発生するグ
リツチGR１であり、このグリツチGR１はフリ
ツプフロツプＦ１の状態が論理“１”から論理
“０”に遷移しかつバイナリ信号Ｓ２が論理
“０”から論理“１”に遷移する場合に発生する
ものである。第２のグリツチはゲートＧ４におい
て、バイナリ信号の論理“０”、に対応する
CMI符号となる出力Ｓ８とバイナリ信号の論理
“１”に対応するCMI符号となる出力Ｓ９との
論理和をとることにより、バイナリ信号Ｓ２に対
応するCMI符号を合成する際に発生するグリツ
チGR２である。このグリツチGR２は、フリツ
プフロツプＦ１の状態が論理“０”から論理
“１”に遷移しかつバイナリ信号Ｓ２が論理
“０”から論理“１”に遷移する場合に発生する
ものである。(Structure of the Invention) FIG. 4 shows an embodiment of the present invention, and FIG. 5 is a row of time charts thereof. In FIG. 4, the flip-flop F2 is a delay circuit that delays the binary signal S2 by one clock time of the clock signal S1, and obtains as its output a binary signal S10 delayed by one bit. The gate G5 is a gate having the same function as the gate G1 in FIG. 2, and the delayed binary signal S10 is a logic "1".
It is a gate that passes the clock signal S1 when
A binary signal S11 in RZ code format is obtained at the output of gate G5. Flip-flop F3 has the same function as flip-flop F1 in FIG. 2, and is a toggle circuit that inverts its output at the rising edge change point of RZ binary signal S11. Therefore, the output signal S12 of flip-flop F3 is
Each time a logic "1" appears in the delayed binary signal S10, its state is alternately inverted. Gate G6 has the same function as gate G3 in FIG. 2, and is a gate that inverts and passes the clock signal S1 when the binary signal is logic "0", and this output S13 is logic "0". This is the CMI code corresponding to the binary signal S10. The gate G7 is a circuit that detects the transition of the binary signal S10 from logic "0" to logic "1". CMI as shown in Figure 3
During the code synthesis process, a glitch occurs only when the binary signal S2 transitions from logic "0" to logic "1". Therefore, the gate G7 in FIG. 4 has a function as a glitch occurrence time detection circuit, and its output signal S14 is a signal indicating the occurrence of a glitch. Gates G8 and G9 are gates for separating the signal S14 indicating the occurrence of a glitch into two types of signals. As shown in FIGS. 2 and 3, glitches that occur during the process of synthesizing CMI codes can be classified into two types. The first glitch is a logic “1” of the binary signal at gate G2.
This glitch GR1 occurs when the state of the flip-flop F1 changes from logic "1" to logic "0" and the binary signal S2 changes from logic "0" to logic "0". This occurs when the signal changes to 1''. The second glitch corresponds to a logic "0" of the binary signal, at gate G4.
By taking the logical sum of the output S8, which is a CMI code, and the output S9, which is a CMI code corresponding to the logic "1" of the binary signal, glitch GR2, which occurs when synthesizing the CMI code corresponding to the binary signal S2, can be removed. be. This glitch GR2 occurs when the state of flip-flop F1 changes from logic "0" to logic "1" and binary signal S2 changes from logic "0" to logic "1".
従つて、第４図、第５図の実施例では、ゲート
Ｇ８，Ｇ９においてグリツチ発生を示す信号を次
のように二種類の信号に分離することにより、以
下の動作を進めている。ゲートＧ８はフリツプフ
ロツプＦ３の状態が論理“１”のときにグリツチ
発生を示す信号Ｓ１４を通過させ出力信号Ｓ１５
を得る。ゲートＧ９はフリツプフロツプＦ３の状
態が論理“０”のときにグリツチ発生を示す信号
Ｓ１４を通し出力信号Ｓ１６を得る。フリツプフ
ロツプＦ４は、ゲートＧ８の出力信号Ｓ１５をク
ロツク信号Ｓ１の1/2クロツク時間だけ遅延して
フリツプフロツプＦ３の出力が論理“１”から論
理“０”へ遷移する時刻とバイナリ信号Ｓ１０が
論理“０”から論理“１”へ遷移する時刻との一
致時刻を示す第１のグリツチ除去信号Ｓ１７を発
生する。またフリツプフロツプＦ５は、ゲートＧ
９の出力信号Ｓ１６をクロツク信号Ｓ１の1/2ク
ロツク時間だけ遅延してフリツプフロツプＦ３の
出力が論理“０”から論理“１”へ遷移する時刻
とバイナリ信号Ｓ１０が論理“０”から論理
“１”へ遷移する時刻との一致時刻を示す第２の
グリツチ除去信号Ｓ１８を発生する。 Therefore, in the embodiments shown in FIGS. 4 and 5, the following operations are carried out by separating the signals indicating the occurrence of glitches at the gates G8 and G9 into two types of signals as follows. Gate G8 passes signal S14 indicating the occurrence of a glitch when the state of flip-flop F3 is logic "1" and outputs signal S15.
get. Gate G9 passes through signal S14 indicating the occurrence of a glitch when the state of flip-flop F3 is logic "0" to obtain an output signal S16. The flip-flop F4 delays the output signal S15 of the gate G8 by 1/2 clock time of the clock signal S1 so that the output of the flip-flop F3 changes from logic "1" to logic "0" and the binary signal S10 changes to logic "0". A first glitch removal signal S17 is generated which indicates a time coincident with the time when the logic level changes from "1" to logic "1". Moreover, the flip-flop F5 has a gate G
The output signal S16 of the flip-flop F3 is delayed by 1/2 clock time of the clock signal S1, and the time when the output of the flip-flop F3 changes from logic "0" to logic "1" and the binary signal S10 changes from logic "0" to logic "1". A second glitch removal signal S18 indicating a time coincident with the time of transition to `` is generated.
ゲートＧ１０は、第２図におけるゲートＧ２と
類似した機能を有するゲートであり、バイナリ信
号が論理“１”の場合にフリツプフロツプＦ３の
出力信号Ｓ１２を通過させる。この出力Ｓ１９
は、バイナリ信号Ｓ１０の論理“１”に対応する
CMI符号である。ここで、ゲートＧ１０が第２
図のゲートＧ２と異なるところは、グリツチGR
１を除去するために、第１のグリツチ除去信号Ｓ
１７が入力されて、グリツチ出力が禁止されるこ
とである。 Gate G10 is a gate having a function similar to gate G2 in FIG. 2, and allows output signal S12 of flip-flop F3 to pass when the binary signal is logic "1". This output S19
corresponds to the logic “1” of the binary signal S10
It is a CMI code. Here, the gate G10 is the second
The difference from gate G2 in the figure is Gritchi GR.
1, a first glitch cancellation signal S
17 is input and glitch output is inhibited.
ゲートＧ１１は、第２図におけるゲートＧ４と
類似した機能を有するゲートであり、ゲートＧ
６，Ｇ１０及びフリツプフロツプＦ５の出力を通
過する。フリツプフロツプＦ５の出力である第２
のグリツチ除去信号Ｓ１８を入力するため、バイ
ナリ信号の論理“０”に対応するCMI符号とバ
イナリ信号の論理“１”に対応するCMI符号と
を合成した場合、ゲートＧ１１の出力にはグリツ
チのないCMI符号が得られる。 Gate G11 is a gate having a similar function to gate G4 in FIG.
6, G10 and the output of flip-flop F5. The second output, which is the output of flip-flop F5,
In order to input the glitch removal signal S18, when the CMI code corresponding to the logic "0" of the binary signal and the CMI code corresponding to the logic "1" of the binary signal are combined, the output of the gate G11 is glitch-free. The CMI code is obtained.
（発明の効果）
以上説明したように、本発明では簡易な回路構
成により、従来CMI符号の合成過程において発
生していたグリツチを除去することができ、グリ
ツチのないCMI符号が得られる。従つて、2oの
繰返し周波数を有するクロツクで波形整形する必
要がなくなり、クロツクてい倍回路が不要とな
り、CMI符号変換回路を簡易な論理回路のみで
構成することができる。そのため、CMI符号変
換回路のLSI化にも適する。(Effects of the Invention) As described above, according to the present invention, the glitch that occurs in the conventional CMI code synthesis process can be removed using a simple circuit configuration, and a glitch-free CMI code can be obtained. Therefore, it is not necessary to perform waveform shaping using a clock having a repetition frequency of 2o, a clock multiplier circuit is not required, and the CMI code conversion circuit can be constructed only from a simple logic circuit. Therefore, it is suitable for LSI implementation of CMI code conversion circuits.
第１図は従来のCMI符号変換回路の基本構成
図、第２図は第１図のCMI合成器の回路図、第
３図は第２図のCMI合成器の動作タイムチヤー
ト、第４図は本発明の一実施例の回路図、第５図
は第４図の動作タイムチヤートである。
Ｆ１，Ｆ２，Ｆ３，Ｆ４，Ｆ５……フリツプフ
ロツプ、Ｇ１，Ｇ２，Ｇ３，Ｇ４，Ｇ５，Ｇ６，
Ｇ７，Ｇ８，Ｇ９，Ｇ１０，Ｇ１１……ゲート。
Figure 1 is a basic configuration diagram of a conventional CMI code conversion circuit, Figure 2 is a circuit diagram of the CMI synthesizer in Figure 1, Figure 3 is an operation time chart of the CMI synthesizer in Figure 2, and Figure 4 is a diagram of the CMI synthesizer in Figure 2. A circuit diagram of an embodiment of the present invention, FIG. 5 is an operation time chart of FIG. 4. F1, F2, F3, F4, F5...Flip-flop, G1, G2, G3, G4, G5, G6,
G7, G8, G9, G10, G11...Gate.
Claims (1)
符号を対応するoHzのクロツク信号に基づいて
CMI符号に変換するCMI符号変換回路において、 バイナリ信号が論理“０”のときクロツク信号
を出力する第１の手段と、 前記バイナリ信号が論理“１”のときその出力
論理を反転する第２の手段と、 前記第２の手段の出力が論理“１”から“０”
へ遷移しかつバイナリ信号が論理“０”から
“１”へ遷移する状態を前もつて検出する第３の
手段と、 前記第２の手段の出力が論理“０”から“１”
へ遷移しかつバイナリ信号が論理“０”から
“１”へ遷移する状態を前もつて検出する第４の
手段と、 バイナリ信号と第２の手段の出力との論理積が
前記第３の手段で出力を禁止される第５の手段
と、 前記第１の手段と第４の手段及び第５の手段の
各出力の論理和を作る第６の手段 とからなることを特徴とするCMI符号変換回路。[Claims] A binary code having a speed of 1 obit/s is based on a corresponding oHz clock signal.
A CMI code conversion circuit for converting into a CMI code includes a first means for outputting a clock signal when the binary signal is a logic "0", and a second means for inverting the output logic when the binary signal is a logic "1". and the output of the second means is from logic "1" to "0".
and third means for detecting in advance a state in which the binary signal transitions from logic "0" to "1"; and the output of the second means changes from logic "0" to "1".
and fourth means for detecting in advance a state in which the binary signal transitions from logic "0" to "1"; and the third means detects the logical product of the binary signal and the output of the second means. A CMI code conversion characterized by comprising: a fifth means whose output is prohibited in the above, and a sixth means for creating a logical sum of the respective outputs of the first means, the fourth means, and the fifth means. circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21341182A JPS59104846A (en) | 1982-12-07 | 1982-12-07 | Converting circuit of cmi code |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21341182A JPS59104846A (en) | 1982-12-07 | 1982-12-07 | Converting circuit of cmi code |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59104846A JPS59104846A (en) | 1984-06-16 |
| JPH0119785B2 true JPH0119785B2 (en) | 1989-04-13 |
Family
ID=16638780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21341182A Granted JPS59104846A (en) | 1982-12-07 | 1982-12-07 | Converting circuit of cmi code |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59104846A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6411421A (en) * | 1987-07-03 | 1989-01-17 | Fujitsu Ltd | Code converting circuit |
-
1982
- 1982-12-07 JP JP21341182A patent/JPS59104846A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59104846A (en) | 1984-06-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH03237832A (en) | Timing machining circuit for data clock | |
| JPH0119785B2 (en) | ||
| JPH0630491B2 (en) | Digital synchronization circuit | |
| JPH1168861A (en) | Simultaneous bidirectional transmission / reception method and simultaneous bidirectional transmission / reception circuit | |
| JPS59140559A (en) | Buffer register | |
| KR100314675B1 (en) | Apparatus for bi-phase in digital television | |
| JP2776642B2 (en) | Chattering elimination circuit | |
| KR950004542Y1 (en) | Subcode interface circuit | |
| JPS6314540B2 (en) | ||
| JP2827517B2 (en) | Phase locked loop | |
| JPH03236619A (en) | High speed digital filter | |
| JPH0193227A (en) | Signaling inserting circuit | |
| KR900015450A (en) | Digital phase synchronization circuit | |
| JPH01309447A (en) | Single line synchronizing type communication system | |
| JPS61131655A (en) | Service code insertion control system | |
| JPH04349720A (en) | A/d converter | |
| JPH0787379B2 (en) | CMI code conversion circuit | |
| JP2000068800A (en) | Whisker preventing system and its circuit | |
| WO1994011952A1 (en) | Pseudo clock extractor | |
| JPS57207461A (en) | Demodulation circuit for digital data | |
| JPS61128653A (en) | Digital information receiving and reproducing device | |
| JPS6352809B2 (en) | ||
| JPH0697757B2 (en) | Multiplexing method | |
| JPH05327513A (en) | Signal converter | |
| JPS63198431A (en) | Method for transmitting auxiliary signal |