JPH011978A - 検査装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、ＩＣ検査技術さらにはＩＣメモリの電気的
特性の検査に適用して特に有効な技術に関し１例えばＩ
Ｃメモリを性能によって分類するためのテスタに利用し
て有効な技術に関する。

［従来の技術］ ＩＣメモリのような半導体デバイスは、製造工程でのバ
ラツキによって電気的特性がばらつく。

そこでその電気的特性すなわち動作速度の優劣に応じて
高速量、中速量および低速量に分類することが行なわれ
る。このような製品の分類は、半導体デバイスから出力
される信号をテスタに入れて。

その出力波形を適当なタイミングで判定することにより
行なわれていた。

従来のテスタ１０は、第５図に示すように、コンパレー
タ１１とその判定タイミングを与えるタイミング発生回
路１２と、ハイ側の比較レベルＶＯＨおよびロウ側の比
較レベルＶＯＬを与える比較電圧発生回路１３とにより
構成されたものが一般的であった。

［発明が解決しようとする問題点コ 従来のテスタは、コンパレータを一つしか有していない
ため、一つの半導体デバイスについてその出力波形を一
つのポイント（タイミング）でしか判定することができ
なかった。そのため、製品の分類を行なう場合には、一
つの半導体デバイスに対して判定タイミングを各々変え
て、第７図に示すように高速品用テスト、中速品用テス
トおよび低速品用テストの３回のテストを行なう必要が
あった。そのため、従来のテスタは一つの半導体デバイ
スに対するテスト時間が長くなるという問題点があった
。

この発明の目的は、電気的特性に応じた製品分類のため
のＩＣのテストを短時間に行なえるようなテスタを提供
することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、ＩＣテスタに複数個のコンパレータを設ける
と共に、各コンパレータに対してそれぞれ異なる比較電
圧を供給する比較電圧発生回路もしくは互いに異なる比
較タイミングを与えるタイミング発生回路を設けるよう
にするものである。

［作用］ 上記した手段によれば、複数個のコンパレータによって
一つの出力波形を異なる比較電圧と比較して判定し、あ
るいは異なるタイミングで一つの比較電圧と比較して判
定できるようにし、これによって、電気的特性に応じた
製品分類のためのテストを１回の出力波形の判定により
行なえるようにして、半導体デバイスのテスト時間の短
縮を図るという上記目的を達成することができる。

［実施例コ 第１図には、本発明を適用したメモリテスタの第１の実
施例が示されている。

この実施例では、一つのテスタ１ｏ内に３つのコンパレ
ータｌｌａ、ｌｌｂ、ｌｌｃが設けられ、各コンパレー
タｌｌａ〜１１Ｃには、比較電圧発生回路１３から共通
の比較レベルＶＯＨとＶＯＬが印加されている。また、
各コンパレータ１１ａ。

１１ｂ、ｌｌｃに対応して各々異なる判定タイミングを
与えるタイミング発生回路１２ａ、１２ｂ。

１２ｃが設けられている。そして、各コンパレータｌｌ
ａ〜ｌｌｃの入力端子には、半導体デバイス２０の出力
ピン２１から出力された一つの信号が共通に入力され、
３つのコンパレータによって１つの出力波形の判定を並
行して行なえる構成にされている。

この実施例のテスタでは、半導体デバイス２０からの出
力波形の変化のタイミングに応じて、先ずタイミング発
生回路１２ａから判定タイミング信号Ｓ　Ｔ　Ｂ　ａが
コンパレータｌｌａに供給され、次に少し遅れて第２の
タイミング発生回路１２ｂから判定タイミング信号５Ｔ
Ｂｂがコンパレータ１１ｂに供給され、更にそれよりも
少し遅れて第３のタイミング発生回路１２ｂから判定タ
イミング信号Ｓ　Ｔ　Ｂ　ｃがコンパレータｌｌｃに供
給され。

各々異なるタイミングで判定が行なわれるようになって
いる。また、比較電圧発生回路１３からは、半導体デバ
イス２０から出力される信号のレベル“１”または“０
”　（予めテスタには分かっている）に応じて、ハイ側
の比較レベルＶＯＨまたはロウ側の比較レベルＶＯＬが
、上記判定タイミング信号５ＴＢａの供給前に各コンパ
レータｌｌａ〜ｌｌｃに対して印加されるようになって
いる。

この実施例に従うと、第３図に示すように、一つの出力
波形に対して、異なる３つのタイミング５ＴＢａ、５Ｔ
Ｂｂ、５ＴＢｃで判定を行なうことになる。そのため、
第６図に示すように、１回のテストによって高速品、中
速品、低速品および不良品の判定を行なうことができる
。つまり、出力波形を示す第３図において、タイミング
５ＶＢａのとき既に出力レベル“１”がＶＯＨより高く
出力レベル“Ｏ”がＶｏｃ、より低ければ高速品と判定
し、タイミングＳ　Ｔ　Ｂ　ａでは上記条件を満たして
いないがタイミング５ＴＢｂでは上記条件を満たすとき
は中速品と、またタイミングＳ　Ｔ　Ｂ　ａおよび５Ｔ
Ｂｂで′は条件を満たさないがタイミングＳ　Ｔ　Ｂ　
ｃでは条件を満たすこぎは低速品と判定することができ
る。さらに、タイミングＳ　Ｔ　Ｂ　ｃの時点でも出力
レベルがＶｏｏまたはＶＯＬに達していないときは不良
品とすることができ、この判定を１回のテストで行なう
ことができる。

第２図に本発明に係るメモリテスタの第２の実施例を示
す。

この実施例では、第１の実施例と同様に、メモリテスタ
１０内に３個のコンパレータｌｌａ、１１ｂ、ｌｉｅと
、それらのコンパレータに異なる判定タイミングを与え
るタイミング発生回路１２ａ、１２ｂ、１２ｃが設けら
れている。さらに、この実施例では、上記コンパレータ
ｌｌａ、１１ｂ、ｌｉｅに対応してそれらに異なる比較
レベルＶ　ｏ　ｏとＶＯＬを与える比較電圧発生回路１
３ａ。

１３ｂ、１３ｃが設けられている。具体的には。

第１の比較電圧発生回路１３ａはコンパレータ１１ａに
対して３個の中で最も高いハイ側比較レベルＶ　ＯＨａ
または最も低いロウ側比較レベルＶ。

Ｌａを与え、第３の比較電圧発生回路１’３ｃはコ　　
　゛ンパレータｌｌｃに対して３個の中で最も低いハイ
側比較レベルＶ　ＯＨｃまたは最も高いロウ側比較レベ
ルＶ　ＯＬ　ｃを与える。そして、第２の比較レベル発
生回路１３ｂは、コンパレータｌｌｂに対して、上記比
較レベル■ＯＨａとｖＯＨＣの中間のハイ側比較レベル
Ｖ　ＯＨｂと、Ｖ　ＯＬ　ａとＶＯＬＱの中間にロウ側
比較レベルＶ　ＯＬ　ｂを与えるようにされている。す
なわち、ハイ側比較しベ／Ｌ／ＶＯＨａ、　Ｖｏ　ｏ　
ｂ、　Ｖｏ　ｏ　ｃはＶｏｏａ＞Ｖｏｕｂ＞Ｖｏｏｃな
る関係にあり、ロウ側比較レベルＶ　ＯＬ　ａ　、　Ｖ
　ＯＬ　ｂ　、　Ｖ　ＯＬ　ＱはｖＯＬａくＶ　ｏ　Ｌ
ｂ　＜　Ｖ　ＯＬ　ｃなる関係にある。

この実施例のテスタにおいては、上記各タイミング発生
回路１２ａ、１２ｂ、１２ｃからコンパレータｌｌａ、
ｌｌｂ、ｌｌｃに対して同一の判定タイミング信号Ｓ　
Ｔ　Ｂ　ａ　、　Ｓ　Ｔ　Ｂ　ｂ　、　Ｓ　Ｔ　Ｂ　ｃ
を比較電圧発生回路１３ａ、ｌ　３ｂ、１３ｃから与え
てやると、第４図に示すように、一つの出力波形に対し
て、ハイ側およびロウ側ともそれぞれ異なる３つの比較
レベルによる判定が同時に実行される。

そして、この判定タイミングで、出力レベル“１”がＶ
’ｏｏａよりも高く、出力レベル“０”がＶ　ＯＬ　ａ
よりも低ければ（第１条件）高速量と判定し、出力レベ
ル“１”がＶ　ｏ　Ｈａより低いがＶ　ＯＨｂよりも高
く、出力レベル“０”がＶＯＬａより高いがＶ　ＯＬ　
ｂよりも低くければ（第２条件）中速品と判定し、さら
に、出力レベル“１”がＶ　ｏ　Ｈｂより低いがＶ　Ｏ
Ｈｃよりも高く、出力レベル“Ｏ”がｖｏＬｂより高い
がＶ　ＯＬ　ｃよりも低くければ（第３条件）低速品と
判定することができる。また出力レベルが“１”がＶ　
ＯＨｃよりも低いか出力レベル″０”がＶ　ＯＬ　ｃよ
りも高ければ不良品と判定することができ、この判定を
第６図に示すように一回のテストで行なうことができる
。

しかも、この第２の実施例のテスタを用いると。

各比較電圧発生回路１３ａ、１３ｂ、１３ｃからコンパ
レータｌｌａ、ｌｌｂ、ｌｌｃに対して同一の比較レベ
ルＶ、ｏ　Ｈ，Ｖｏ　Ｌを与え、かつタイミング発生回
路１２ａ、１２ｂ、１２ｃからコンパレータｌｌａ、ｌ
ｌｂ、ｌｉｅに対して、互いに異なる判定タイミング信
号５ＴＢａ、’５ＴＢｂ。

５ＴＢｃを与えることにより、第１の実施例のテスタと
同様の判定すなわち第３図に示すような出力波形の判定
を行なうことができる。

さらに、この第２の実施例のテスタを用いると。

判定タイミングと比較レベルをそれぞれコンパレータご
とに異ならしめることにより出力が“０”と１”の２値
でなく、３値レベルをとるようなＩＣメモリのテストも
行なうことができる。

なお、上記実施例ではコンパレータを一つのテスタにつ
いて３個設けたものについて説明したが。

この発明はそれに限定されず、２個あるいは４個以上設
けるようにしてもよい。さらに、上記実施例では、３個
のコンパレータの各々に対応してそれぞれタイミング発
生回路および比較電圧発生回路を設けたもの（第２実施
例）と、各コンパレータに対してタイミング発生回路の
み１対１で対応させ、比較電圧発生回路は共通にしたも
の（第１実施例）について説明したが、各コンパレータ
に対して比較電圧発生回路を１対１で対応させ、タイミ
ング発生回路を共通にしたテスタを構成することもでき
る。

以上説明したように上記実施例は、メモリテスタに複数
個のコンパレータを設けると共に各コンパレータに対し
てそれぞれ異なる比較電圧を供給する比較電圧発生回路
もしくは互いに異なる比較タイミングを与えるタイミン
グ発生回路を設けるようにしたので、複数個のコンパレ
ータによって一つの出力波形を異なる比較電圧と比較し
て判定し、あるいは異なるタイミングで−っの比較電圧
と比較して判定できるという作用により、１回の出力波
形の判定により電気的特性に応じた製品分類のためのテ
ストを行なえるようになり４これによって、半導体デバ
イスのテスト時間の短縮を図ることができるという効果
がある６ 以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例は異な
る判定タイミングを与えるタイミング発生回路と異なる
比較レベルを与える比較電圧発生回路が各々別個のブロ
ックで示されているが、それらはその機能が実施例のも
のと同一であればよく、これを一つのブロック（回路）
として示すことができる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＩＣメモリの検査装
置に適用したものについて説明したが、この発明はそれ
に限定されるものでなく。

ロジックＬＳＩその他ディジタル回路の出力信号の検査
装置一般に利用することができる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、電気的特性に応じた製品分類のためのテスト
を１回の出力波形の判定により行なえるようになり、こ
れによって、半導体デバイスのテスト時間の短縮を図る
ことができる。

【図面の簡単な説明】

第１図は本発明に係るＩＣテスタの第１の実施例を示す
ブロック図、 第２図は本発明に係る工Ｃテスタの第２の実施例を示す
ブロック図、 第３図は第１の実施例のテスタによるＩＣの出力の判定
方式を示す出力波形図。 第４図は第２の実施例のテスタによるＩＣの出力の判定
方式を示す出力波形図。 第５図は従来のＩＣテスタの構成例を示すブロック図、 第６図は本発明に係るＩＣテスタによる判定方式を示す
流れ図、 第７図は従来のＩＣテスタによる判定方式を示す流れ図
である。 １０・・・・テスタ、Ｌｌａ、ｌｌｂ、１１ｃ・＝・コ
ンパレータ、１２，１２ａ、１２ｂ、Ｌ２ｃ・・・・タ
イミング発生回路、１３．１３ａ、１３ｂ、１３ｃ・・
・・比較電圧発生回路、２０・・・・被検査ＩＣ（半導
体デバイス）。 第　　１　　　図 第　　２　　図 第　　３　　図 第　　４　　図 Ｔ５Ｌ

Claims (1)

1. 【特許請求の範囲】 １、同一の出力波形が入力されるようにされた複数個の
   コンパレータと、これらのコンパレータに対して異なる
   判定タイミングを与えるタイミング発生回路または異な
   る比較レベルを与える比較電圧発生回路とを備えてなる
   ことを特徴とする検査装置。 ２、同一の出力波形が入力されるようにされた複数個の
   コンパレータと、これらのコンパレータに対して異なる
   判定タイミングを与えるタイミング発生回路および異な
   る比較レベルを与える比較電圧発生回路とを備えてなる
   ことを特徴とする特許請求の範囲第１項記載の検査装置
   。 ３、上記複数のコンパレータは３個設けられていること
   を特徴とする特許請求の範囲第１項もしくは第２項記載
   の検査装置。