JPH01199253A - メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明け、ディジタル信号を読み出し及び書き込みが
可能なメモリセルを多数組合せ単一パッケージに集積し
たメモリ素子を用いて構成したメモリ回路に関するもの
である。

〔従来の技術〕

ディジタル信号を記憶機能を有するメモリ素子のうち、
随時書込み、読み出しする記憶素子をランダムアクセス
メモリと呼ばれるメモリ素子がある。

近年、上記のメモリ素子は、近年の半導体技術の進歩に
伴い、多数のメモリセルを単一パッケージに収めた。い
わゆる高集積化されたメモリ素子が出現した。このよう
な、高集積化されたメモリ素子を用いたメモリ回路は、
ディジタル信号を扱う分野で広く利用されている。

上記メモリ回路において、メモリ素子内の一部のメモリ
セルが故障した場合、従来は、故障したメモリセルを含
むメモリ素子を交換することによって保全が行れていた
。即ち、メモリ素子から読み出されたデータに誤りを検
串された場合、このメモリ素子を正常なメモリ素子と交
換することによって、メモリ回路の機能を回復するよう
にしていた。

この場合、メモリ素子内の一部のメモリセルが故障する
たびに、故障メモリ素子を交換する必要があり、保守費
用の増加を招く原因となった。また、メモリ素子を交換
する場合には、当該のメモリ回路を含むシステムダウン
を余儀なくされた。

さらに、上記メモリ素子の一部のメモリセルが故障した
場合、この故障が発見されてから、メモリ素子の交換ま
で、メモリ素子からは誤りを含むデータが出力され続け
、メモリデータに信頼性を要求される用途では、大きな
システム障害を来す恐れがある。

上記のような問題点から、保全性及び信頼性の向上させ
るため従来より、誤り訂正回路を用いて。

メモリからの読出しデータの誤りを訂正する方法が広く
用いられて来た。

第２図は、誤り訂正機能を有する従来のメモリ回路を示
す構成図であり９図において、（１）はアドレス発生回
路、（２）はアドレス発生回路＋１１から出力されるア
ドレスデータ、　１３＋ｄ書込み読出し制御回路、（４
）は書込み読出し制御回路（３）からの書込み制御信号
、（５）は書込み読出し制御回路（３）からの読出し制
御信号、（６）は書込みデータ発生回路、（７）は書込
みデータ発生から出力される書込みデータ、（８）はデ
ータ用メモリ素子、（９）けデータ用メモリ素子（８）
から出力される読出しデータ、　ａＺけ誤シ訂正回路、
ａＪけ誤り訂正回路ａＺから出力される誤り訂正データ
である。

また、第３図は、第２図のデータ用メモリ素子（８１の
動作を説明するための説明図であって１図中（８ａ）ｔ
；ｊアドレスデコーダ、　　（８ｂ）はアドレスデコー
ダ（８ａ）から出力されるアドレス選択信号、　　（８
ｃ）はメモリセルの集合体、　　（８ｄ）はデータバッ
ファ。

（８ｅ）は双方向性データである。

第２図、および第３図において、データ用メモリ素子（
８）はアドレス選択信号（８ｂ）として、アドレス０〜
（ｎ−１）のｎアドレスを有し、アドレスデータ（２）
釦よって指定された特定の１アドレスに属するメモリ群
が選択される。ここでデータ用メモリ素子（８）の各ア
ドレスに対応する各メモリセル群のセル数が８あるもの
とすれば、上記データ用メモリ素子（８）は、各アドレ
スごとに８ビットのデータの書き込み及び読出しが可能
となる。また書込み読出し制御回路（３）は、書込み制
御信号（４）と読出し制御信号（５）をデータ用メモリ
素子＋８１　Ｋ供給する、データ用メモリ素子（８）に
おいてデータバッファ（８ｄ）は、書込み制御信号（４
）が出力されたとき、書込みモードに設定され、書込み
データ１７＋を双方向性データ（８ｅ）として、メモリ
セル（８Ｃ）へ供給し。

また読出し制御信号＋５１が出力されたとき、読出しモ
ードに設定され、メモリセル（８Ｃ）からデータを双方
向性データ（８ｅ）として読み出し、読出しデータ１９
＋が出力される。

誤り訂正回路ｆｉ３は、読出しデータ（９）を入力して
。

誤り訂正を行った後誤シ訂正データａ３を出力する。

ただし、一般に誤シ訂正回路としては、単一誤シ訂正回
路、すなわち入力データのうち１ビットに誤シが生じた
場合にのみ訂正可能で、２ビット以上の誤りが生じた場
合は、誤り訂正ができないという回路が回路的に容易な
ので、良く用いられている。多重誤り訂正を可能とする
ためＫは９回路規模の増大、冗長ビット数の増加等が要
求される。

従って、この場合１例えばデータ用メモリ素子（８１に
おいて、メモリセル（８Ｃ）のうちあるアドレスに属す
るメモリセル群の１セルの故障に対しては。

誤り訂正回路により、誤り訂正機能を発揮して正しいデ
ータを得ることが可能であるが、複数のセルの故障に対
しては、誤り訂正が不可能であった。

〔発明が解決しようとする課題〕

上記のような従来のメモリ回路では、各アドレスに属す
るメモリセル群のうち、単一セルが故障した場合には、
誤り訂正機能により、正しいデータが得られるが、複数
のメモリセルが故障した場合には、誤り訂正が不可能で
あった。メモリ素子に発生する偶発故障の故障モードと
して、単一のメモリセルに発生する確率が大きいとすれ
ば、従来のメモリ回路では、あるアドレスに属するメモ
リセル群に初めて発生した単一故障については。

誤り訂正を行うことができるが、引き続き動作させてい
るうちに、偶然同一アドレスの別のメモリセル群に単一
故障が発生した場合、故障が複数となり誤り訂正回路で
、誤プ訂正を行うことができず、メモリ素子の交換を余
儀なくされるという問題点があった。

この発明け、かかる問題点を解決するためになされたも
ので、同一アドレスのメモリセル群に属する複数のメモ
リセルが故障した場合にも誤りデータの出力を防止する
ことが可能なメモリ回路を得ることを目的とする。

〔課題を解決するための手段〕

この発明−かかるメモリ回路は、データ用メモリ素子と
同一のアドレス領域を有し、データ用メモリ素子の１ア
ドレスのメモリセル群ＶＣ１つ多いメモリセルを有して
おり、この１つ多しメモリセルに、誤シ訂正回路による
誤プ検出の有無を１ビットデータとして記憶する予備メ
モリ素子を用い。

この予備メモリ素子から読み出されるデータのうちの誤
り検出の有無を記憶した１ビットデータ釦より、データ
用メモリ素子のデータと、予備メモリ素子のデータを切
り替え、誤りが検出されたアドレス即ち故障したメモリ
セルを含むアドレスについては、自動的に予備メモリ素
子に切シ替えるようにしたものである。

〔作用〕

この発明においては、データの書込み、及び読出しに用
いられるデータ用メモリ素子のあるアドレスに属するメ
モリセル群の１セルが故障した際に、これを誤り訂正す
るとともに、予備メモリ素子の上記故障アドレスに属す
るメモリセル群のうち、誤り検出の有無を記憶する１ビ
ットのデータをＯｎから１１忙書き換える。このビット
を故障記憶ビットと呼ぶ。上記故障記憶ビットは、デー
タ用メモリ素子と予備メモリの読み出しデータのセレク
タを制御しておｊ）、１１１１１のときつまり誤りが検
出されたときは、予備メモリ素子のデータが選択するよ
うになる。このため、故障したメモリセルを有するアド
レスを使用し続けることによシ、偶然同一アドレス内に
メモリセルの故障が再発するととＫよる誤りデータの発
生を防止することが可能となる。

〔実施例〕

第１図はこの発明の一実施例を示す構成図であシ１図中
（１）〜１９１．１１２．１３Ｆ！上記従来のメモリ回
路と同一のものである。＋１１はデータ用メモリ素子（
８）から読み出した読出しデータを切シ換えるデータセ
レクト回路、ｆｉｌ）はデータセレクト回路ｆｉ・から
出力したセレクト回路、０４は誤り訂正回路ａ’ａが誤
り検出したときに発生する誤り検出信号、ａ９は誤り検
出信号Ｉと書込み読出し制御回路＋３１から出力した書
込み制御信号（４）によシ、誤り訂正データロ（と書込
みデータ（〕１の書込み制御を行う予備メモリ書込み制
御回路、αＧは予備メモリ書込み制御回路αりから出力
した予備メモリ書込み制御信号、ｆｉつけ予備メモリ書
込み制御信号顧により、誤り訂正データ（１３と誤シ検
出状態を記憶する予備メモリ素子。

ａ９は予備メモリ素子ａηから読出した予備メモリ読出
しデータ、儂９け予備メモリ素子ａ９に予備メモリ読出
しデータと同様に読出される故障記憶データである。

上記のように構成されたメモリ回路において。

データ用メモリ素子（７）及び予備メモリ素子（１ｂ）
は７）”Ｌ／ス発生回路＋１）からのアドレスデータ（
２）と。

書込み読出し制御回路＋３１からの読出し制御信号（５
（と書込みデータ発生回路（６）からの書込みデータ（
７）が共に供給されている。今、初期状態として予備メ
モリ書込み制御回路ｔ１りが予備メモリ素子ｒ１ｎの全
アドレスの故障記憶ビットを初期値”Ｏ”　　Ｋ書き込
むような予備メモリ書込み制御信号ｗｅを発生すると、
故障記憶データαうけ故障記憶ビットが全アドレスにつ
いて＋１１）ＴＩとなり、　データセレクト回路ａυで
は、データ用メモリ素子（８）から読出された読出しデ
ータ（９）が選択され、その出力はセレクトデータＴ１
１１となる。つまり、初期状態では、データ用メモリ素
子（８１からの読出しデータ（９）が常に選択されてい
る。誤り訂正回路α２に誤りが検出され。

誤り検出信号Ｉを発生すると、予備メモリ書込み制御回
路αりけ、予備メモリ書込み制御信号（ＩＧＫより予備
メモリ素子αηの当該アドレスのデータビットに誤り訂
正データａ３を書き込む。同時に故障記憶ビットは、初
期値ＩＩ（１１から１″に書き換える。

次にアドレス発生回路（１）のアドレスデータ（２）が
当該アドレスを指定した場合、予備メモリ素子ａＤの当
該アドレスの故障記憶ビットから読出される故障記憶デ
ータσ９けＪｌ＋となり、これをデータセレクト回路ａ
１の制御信号として用いているので、データセレクト回
路ａａのセレクトデータｆｉｌｌは、データ用メモリ素
子（８１からの読出しデータ（９）から予備メモリ素子
ａηの予備メモリ読出しデータ（ＩＮＫ切り換えられる
。上記のように動作することにより。

誤りが発生したアドレスに関して、データ用メモリ素子
（８１から予備メモリ素子ｃｉηに切り換えられ。

正常な動作をするメモリ素子になる。また予備メモリ書
込み制御回路ａＳは、誤り検出時には誤り訂正データｆ
ｉ３書き込むように、また同時に故障記憶ビットの状態
を変化する様に予備メモリ書込み制御信号ａｅを出力し
、それ以外のときは、書込み読出し制御回路（３）から
の書込み制御信号（４）により。

書込みデータ発生回路（６）からの書込みデータ（７）
を書き込むように予備メモリ書込み制御信号ａｅを出力
している。

〔発明の効果〕

この発明は０以上のようにデータ用メモリ素子の各アド
レスについてメモリセル群の故障状態を記憶し、これを
読出しデータを切り換えるセレクタの制御信号に用いる
ととＫより、故障が検出されたメモリセル群を自動的に
他のメモリ素子のメモリセル群に切り換え、同じアドレ
スに属するメモリセル群に故障が累積するととＫよる誤
りデータの発生を防止するという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す構成図、第２図は従
来のメモリ回路を示す構成図、第３図は第２図を説明す
るための説明図である。 図において、（１）はアドレス発生回路、（３１は書込
み読出し制御回路、（６１Ｆｉ書込みデータ発生回路。 （８）はデータ用メモリ素子、　ａＯけデータセレクト
回路、１１？け誤り訂正回路、ｆｉりは予備メモリ書込
み制御回路、ａ負は予備メモリ素子である。 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 　Ｎビット（Ｎは２以上の正整数）のアドレス入力端子
   を有し１アドレス当りＭビット（Ｍは正整数）の書込み
   読出しできるデータ長を有する第１のメモリ素子と、上
   記第１のメモリ素子と同一のアドレス入力端子を有し１
   アドレス当りＭ＋１ビットのデータ長を有する第２のメ
   モリ素子と、第１のメモリ素子と第２のメモリ素子に同
   一のＮビットアドレスデータを供給するアドレス発生回
   路と、第１のメモリ素子と第２のメモリ素子に同一Ｍビ
   ットの書込みデータを供給する書込みデータ発生回路と
   、第１のメモリ素子と第２のメモリ素子に読出し信号を
   供給し第１のメモリ素子に書込み信号を供給する書込み
   読出し制御回路と、上記第１のメモリ素子の読出しデー
   タを入力し別の入力に上記第２のメモリ素子の読出しデ
   ータＭビットを入力し第２のメモリ素子のＭ＋１ビット
   データのうち１ビットを制御信号として入力したデータ
   セレクト回路と、上記データセレクト回路の出力データ
   を接続し誤り訂正データを上記第２のメモリ素子の書込
   みデータとして供給するとともに誤り検出信号を発生す
   る誤り訂正回路と、上記誤り検出信号と上記データ書込
   み信号を入力して上記第２のメモリ素子のＭ＋１ビット
   データのうち上記データセレクト回路の制御信号に用い
   た１ビットの信号を第２のメモリ素子に供給するととも
   に第２のメモリ素子の書込み信号を供給する予備メモリ
   書込み制御回路とを備えたことを特徴とするメモリ回路
   。