JPH01200229A - 表示パネル用アクティブマトリックス基板の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はテレビ用などに適する表示パネルのアクティブ
マトリックス基板、すなわち画素の表示用の画素電極と
画素の走査用の走査電極と両電極間に接続される駆動素
子とを備え、駆動素子が半導体膜とそれを少なくとも部
分的に覆う絶縁膜と半導体膜を所定の電極に接続する接
続膜とから構成される基板を製造する方法に関する。

〔従来の技術〕

表示パネルは主に液晶表示パネルの形でかなり以前から
電卓やディジタル時計用などの比較的簡単な構造のもの
が用いられて来たが、テレビ用などの可変画像の表示用
にはよく知られているように多数の画素を行列状に配置
したマトリックス形のものがもっばら用いられる。この
マトリックス形の表示パネルにおいても、画素数が少な
い小形のものではその表示駆動をすべて外部回路でする
ことができるが、大形のものでは駆動回路を含めた全体
構成を簡素化し、かつ解像度を上げて画質を高めるため
に、トランジスタやダイオードなどの表示用の駆動素子
を表示パネルの面内に分布して組み込むアクティブマト
リックス方式のものが有利になって来る。かかる駆動素
子は表示パネルの１対の基板間の１０μ以下のごく狭い
隙間の中に組み込む要があるので、トランジスタ、ダイ
オード等の種類に関せずすべて薄膜素子とされ、それ用
の半導体膜には非晶質シリコン、多結晶シリコン等が用
いられる。第３図は表示パネルの１対の基板中のかかる
駆動素子が組み込まれる側のアクティブマトリックス基
板のごく一部を拡大して示すものである。

図において方形の画素電極１０が各画素の表示用でアク
ティブマトリックス基板内に行方向にも列方向にも多数
個配列される。走査電極２０は行方向に並ぶ複数個の画
素電極１０に対して共通に設けられ、この走査電極２０
と各画素電極１０との間にそれぞれ駆動素子３０が設け
られる。この例では駆動素子３０はダイオードであって
、正負両方向のダイオード３０ｐ、３０ｎが画電極１０
．２０間に逆並列接続される。正方向のダイオード３０
Ｐは例えば走査電極２０上に設けられて接続膜８を介し
て画素電極１０と接続され、負方向のダイオード３０ｎ
は逆に画素電極１０上に設けられて接続膜８を介して走
査電極２０と接続される。駆動素子３０として１対のダ
イオードを設けるのは、表示パネルをいわゆる交流駆動
するために、各画素に与えるべき表示電圧として表示パ
ネルの走査周期ごとに正負の電圧が走査電極２０に与え
られるためである。駆動素子３０がトランジスタである
場合は正負両方向の電圧に対してトランジスタが応動す
るから駆動素子は１個のトランジスタでよいが、走査電
極２０がアクティブマトリックス基板の行方向と列方向
の双方に対して設けられる。

第４図は第３図のアクティブマトリックス基板の製造方
法を図解するもので、その各工程における状態が第３図
のＹ−Ｙ矢視断面で示されている。

同図（４）は画素電極１０と走査電極２０の形成工程で
、アクティブマトリックス基板用のふつうはガラスであ
る絶縁基板１上にＩＴＯ（インジウム・錫酸化物）等の
０．１　Ｉｎ８程度の薄い透明な導電膜２を全面被着し
た上で、１回目のフォトエツチングによりこの導電膜か
ら画素電極１０と走査電極２０とを第３図に示すパター
ンで形成する。同図中）は駆動素子用の半導体膜６の形
成工程で、まずこの半導体膜６用に遮光ａ３．５で挟ま
れた非晶質シリコン膜４をアクティブマトリックス基板
の全面に設ける。遮光膜３，５としてはクローム等を０
．１　ｔｎａ程度の厚みに蒸着ないしはスパツクし、非
晶質シリコン膜４としてはｐｉｎ構成の非晶質シリコン
をプラズマＣＶＤ法等で０．５−前後の厚みで成長させ
る。ついでこの３Ｍ構成膜から２回目のフォトエツチン
グにより、半導体膜６を例えば第３図に示すような方形
のパターンでダイオード３０ｐ、　３０ｎ用にそれぞれ
形成する。同図（Ｃ１は絶縁膜７の形成工程で、これ用
に窒化シリコン等を熱ＣＶＤ法等で０、２　ｎ程度の厚
みに全面被着した上で、３回目のフォトエツチングによ
り絶縁膜７を第３図に示すように両ダイオード３０ｐ、
　３０ｎを共通に覆うパターンで形成し、同時に半導体
１！Ｉ６の頂面の中央部に窓７ａを抜く、同図（ｄｌは
接続膜８の形成工程で、このためにアルミ等の金属をｗ
Ａ縁膜７の窓７ａの個所で半導体膜６の頂部に導電接触
するように蒸着法等により０．５〜１ｎの厚みに全面被
着し、４回目のフォトエツチングによりアルミ膜から接
続膜８を第３図に示すような例えば短冊形のパターンで
形成する。

以上のようにして製作されたアクティブマトリックス基
板はもう一方の基板と組み合わせて、両基板を周縁部に
沿って相互接着した上で、前基板間の隙間内に液晶を封
入して表示パネルにされる。

アクティブマトリックス基板側の最大突出部は駆動素子
３０であるが、第４図（ｄｉの絶縁基板１の上面から接
続膜８の頂面までの高さは２μ以下であるから、前基板
間の５〜ｌＯＩ！ｍ程度の隙間にこの駆動素子部を納め
てしまうことができる。アクティブマトリックス基板と
対向される基板側には、第３図の列方向に細長な導電膜
からなる列電極が画素電極の幅と同じ幅で行方向に並べ
て設けられ、この列電捲を水平走査しアクティブマトリ
ックス基板例の走査電極２０を垂直走査しながら各画素
の表示がなされる。駆動素子がトランジスタである場合
は、アクティブマトリックス基板と対向する基板側には
その全面に１個の対向電極が導電膜で設けられ、アクテ
ィブマトリックス基板側の行列両方向に設けられた走査
電極をそれぞれ水平、垂直走査しながら表示がなされる
。

〔発明が解決しようとする課題〕

ところが従来のアクティブマトリックス基板の製造方法
では、上の記述かられかるように４回のフォトエツチン
グ工程が必要で、この各工程ごとに専用のフォトマスク
が必要でかつ手間が掛かり、その製作費を低減する上で
の障害になっている。

大形の表示パネルでは画素を例えば行方向に６４０個１
列方向に４００個、全体では約２５万個作り込む要があ
るので、アクティブマトリックス基板に対する各フォト
エツチングに非常に精密で大形の従って高価なフォトマ
スクを用いる必要がある。また、上の記載かられかるよ
うにアクティブマトリックス基板の製造工程は半導体装
置に対するのとほぼ同じで、よく知られているようにそ
の製作の手間に掛かるコストはフォトエツチングの回数
にほぼ比例して増大する。

本発明はこの問題点に立脚してフォトエツチング工程数
を減らしてアクティブマトリックス基板の製作費を低減
することを目的とする。

〔課題を解決するための手段〕

本発明はこの目的を、アクティブマトリックス基板用の
絶縁基板の全面に画素電極および走査電橋用の１を極膜
をついで駆動素子用の半導体膜を順次設けた上で、半導
体膜を第１のパターンでついで電極膜を第２のパターン
でそれぞれフォトエツチングした後、第２のパターンを
もつフォトレジスト上を含めて絶縁膜を全面被着した上
でフォトレジストとその上のＸｆＡ縁膜を一緒に除去し
、さらに接続膜を全面被着した上で第３のパターンでフ
ォトエツチングする製造方法によって達成するものであ
る。

〔作用〕

本発明は画素電極および走査電極を形成する電極膜のフ
ォトエツチング工程と駆動素子用の半導体膜を形成する
フォトエツチング工程との順序を従来とは逆にすること
によって、電極膜のフォトエツチング用のパターンと絶
縁膜のフォトエツチング用のパターンとを上記構成にい
う第２のパターンに共通化して、フォトマスクの必要枚
数を３枚に減少させ、かつこの第２のパターンによる電
極膜のフォトエツチング用のフォトレジストを利用して
、絶縁膜をリフトオフ法により形成することによって、
フォトエツチング工程数を３回に減少させることに成功
したものである。

〔実施例〕

以下、図を参照しながら本発明の具体的な実施例を説明
する。第１図は本発明による表示パネル用アクティブマ
トリックス基板の製造方法をその主な工程ごとにアクテ
ィブマトリックス基板の要部の断面で示すもので、第２
図にはその平面的なパターンがフォトマスクのパターン
とともに示されている。これらの図中、前の第３図およ
び第４図に対応する部分には同じ符号が付されている・
第１図（ａｌは第１のパターンで駆動素子用の半導体膜
６をフォトエツチングした状態を示す、このフォトエツ
チングに先立ち、アクティブマトリックス基板用の絶縁
基板ｌ上には、まず透明な導電膜２が全面被着され、つ
いでその全面上に遮光膜３．５とそれらに挟まれた非晶
質シリコン膜４からなる３層のサンドイッチ構成の半導
体膜６が被着ないしは成長される。半導体膜６のフォト
エツチングに用いられるフォトマスク５１は第２図（ａ
ｌの右側に示されており、この第１のパターンをもつフ
ォトマスク５１には半導体膜用の方形のパターン５１ａ
が画素ごとに１対含まれる。第１図ｆａ＋のフォトレジ
スト４１はこのパターン５１ａをもち、これをマスクと
して遮光膜５．非晶質シリコン膜４および遮光膜３が例
えばサイドエツチングの少ないドライエツチング法によ
りパターニングされる。このドライエツチングに際して
は、通例のように金属の遮光膜３．５用には塩素系の反
応ガスを、非晶質シリコンＷｊ４４用には弗素系の反応
ガスをそれぞれ用いるのがよい、この異方性のドライエ
ツチングを用いる第１のパターニングにより、半導体膜
６は第１図（ａｌのように電極膜２上に突出したサイド
エツチングのないほぼ垂直な側面をもつ断面形状で形成
される。第２図（ａ）の左側にはこの半導体膜６の平面
的なパターンが示されている。

第１図（ｂｌは電極膜２のフォトエツチングによってそ
れから画素電極ＩＯと走査電極２０を形成した状態を示
す、このフォトエツチング用には第２図ｔｂ＋の右側に
示す第２のパターンをもつフォトマスク５２が用いられ
る０図には前のフォトマスク５１の第１のパターン５１
ａが参考用に一点鎖線で囲んで示されている。フォトマ
スク５２がもつ第２のパターン中のパターン５２ａと５
２ｂはそれぞれ画素電極と走査電極用であるが、図示の
ように第１のパターン５１ａとそれぞれ若干の重なり合
い部を有する。

パターン５２ｃは半導体膜と接続膜との接続部の窓用で
ある。第１図（ｂ）に示されたフォトレジスト４２はこ
の第２のパターンに形成されたもので、図かられかるよ
うに画素電極１０と走査電８ｉ２０のパターニング上は
このフォトレジスト４２のほかに半導体１ｌＡ６がマス
クの役目を果たす、エツチングには化学的なエツチング
がよく、これによって第１図ｆａｌの電極１Ｉ１２が同
図伽）の画素電極１０と走査電８ｉ２０とに分離される
。この半導体膜６を利用した第２のパターニング後の平
面的な画素電極１０と走査ｉ極２０の平面的な形状は第
２図中）の左側に示されている。

ついで第１図（ｂｌ）に示すように、フォトレジスト４
２を取り除くことなく、絶縁膜７用に窒化シリコン等の
膜をプラズマＣＶＤ法等により全面被着する。同図（ｂ
２）はいわゆるリフトオフ工程で、リムーバ液を用いて
フォトレジスト４２とその上の絶縁膜とを一緒に除去な
いしは＠離することにより、フォトレジストがなかった
部分に絶縁膜７を図示のように残す、この絶縁ｌｌ１７
によって覆われる範囲は第２図（ｂｌ）にハツチングを
施して示されており、同図（ｂｌのフォトマスク５２が
もつ第２のパターンの逆のパターンになり、半導体膜６
の頂面の中央部では窓７ａがリフトオフ時に明けられる
ことになる。この絶縁膜７によって駆動素子用の半導体
膜６は従来と同じく共通に覆われるが、本発明では半導
体膜６の前述の第１のパターンと第２のパターンとの重
なり合い部に当たる一部は絶縁膜７により覆われない。

第１図（Ｃ１は接続Ｈ８の形成後の状態を示す、この工
程は従来と同じで、上に引き続いて接続膜用にアルミ等
を蒸着法等で絶縁膜７の窓７ａの個所で半導体膜６の頂
面に導電接触するように全面被着した上で、第２図（Ｃ
１の右側に示す第３のパターンをもつフォトマスク５３
を用いてフォトエツチングする。この穿３のパターン中
のパターン５３ａは図示のように短冊状で、パターン５
３ｂは短冊形に図の左右方向に延びる延在部が連続して
いる。第１図（Ｃ１のフォトレジスト４３はこの第３の
パターンを持ち、これをマスクとする化学エツチングに
より接続膜８がパターニングされる０図かられかるよう
に、この接続膜８は半導体膜６の絶縁膜７により覆われ
ている側面の側で半導体膜６の頂部を相手電極膜、この
例では走査電極２０と接続する。この第３のパターニン
グ後の接続膜８の形状は第２図（Ｃ１の左側に示されて
おり、前述のフォトマスク５３のパターン５３ｂの延在
部に相当する接続膜８の延在部８ａが図示のように走査
電極２０上に形成される。容易にわかるように、この延
在部８ａは走査電極２０を保護するとともにその抵抗値
を減少させるに役立つ、第１図（ｅ）かられかるように
、本発明方法では半導体膜６の側面の一部に絶縁膜７に
より覆われない個所が生じ、表示パネルに組み立てたと
きこの個所で半導体膜６が液晶と接触することになるが
、液晶が誘電体なので何ら支障は起こらず、また画素電
極１０上に液晶分子用の配向膜をつけるときこの露出個
所をそれで覆ってしまうこともできる。

以上説明した実施例かられかるように、本発明方法によ
ればフォトマスクはそれぞれ第１から第３までのパター
ンをそれぞれもつ３枚のフォトマスク５１〜５３ですみ
、この内の第２のパターンに形成されたフォトレジスト
４２を利用してリフトオフ法によって絶縁膜７がパター
ニングされるので、フォトエツチング回数をそれぞれフ
ォトマスク５１〜５３を用いる計３回ですませることが
できる。

この実施例に限らず本発明は種々の態様で実施をするこ
とができる。実施例では駆動素子をダイオードであると
したが、他のトランジスタ等の駆動素子にも半導体膜１
絶縁膜および接続膜が設けられることに何ら変わりはな
いので、パターンはそれに応じて変わるものの、本発明
方法をその要旨内で実施ないし適用することができる。

また、半導体膜についても非晶質シリコンを用いるもの
としたが、もちろん多結晶シリコン等の他の半導体薄膜
を適宜に利用することができる。

〔発明の効果〕

以上の記載からすでに明らかなように本発明では、電極
膜と半導体膜とを従来とは逆の工程、すなわちアクティ
ブマトリックス基板用の絶縁基板の全面に画素電極およ
び走査電極用の電極膜をついで駆動素子用の半導体膜を
順次設けた上で、半導体膜を第１のパターンでついで電
極膜を第２のパターンでそれぞれフォトエツチングする
工程で形成した後、第２のパターンをもつフォトレジス
ト上を含めて絶縁膜を全面被着した上でフォトレジスト
とその上の絶縁膜を一緒に除去し、さラニ接続膜を全面
被着した上で第３のパターンでフォトエツチングする方
法により、画素の表示用の画素電極と画素の走査用の走
査電極と両電極間に接続される駆動素子とを備え、駆動
素子が半導体膜とそれを少なくとも部分的に覆う絶縁膜
と半導体膜を所定の１１ｉｔ権に接続する接続膜とから
構成されるアクティブマトリックス基板を製造するよう
にしたので、従来４枚要していたフォトマスクをそれぞ
れ上記の第１から第３までのパターンをもつ３枚のフォ
トマスクですませることができ、かつフォトエツチング
の回数も上記のように第２のパターンのフォトレジスト
を利用するリフトオフ法により絶縁膜をバターニングす
ることにより計３回ですませて従来より１回減少させる
ことができるので、アクティブマトリックス基板の製作
コストを本発明方法により従来に比べて１０〜２０％減
少させることができる。

またフォトエツチング回数の減少にともない、フォトエ
ツチングごとのフォトマスク合わせ上の誤差が累積して
アクティブマトリックス基板内の画素とくにその駆動素
子器りに欠陥が発生して不良になる確率が従来より減少
するので、本発明方法によりアクティブマトリックス基
板の製作歩留まりを向上して上述の経済効果を一層高め
ることが可能である。この製作歩留まりの向上効果はと
くに表示パネルが大形になりそれに含まれる画素が増え
る程有利に発揮され、本発明がアクティブマトリックス
方式の大形表示パネルの実用化と普及に貢献することが
期待される。

【図面の簡単な説明】

′第１図と第２図が本発明に関し、第１図は本発明によ
る表示パネル用アクティブマトリックス基板の製造方法
の一実施例を主な工程ごとに示すアクティブマトリック
ス基板の要部の断面図、第２図はその平面図およびそれ
に対応するフォトマスクの平面図である。第３図以降は
従来技術に関し、第３図は従来方法により製造されたア
クティブマトリックス基板の一部拡大平面図、第４図は
従来方法をそのフォトエツチング工程ごとに図解する一
アクティブマトリックス基板の要部の断面図である０図
において、 １ニアクチイブマトリツクス基板用絶縁基板、２：ｉ３
明導電膜、３：遮光膜、４：非晶質シリコン膜、５：ｍ
光膜、６；半１体膜、７：ｋ［［Ｉ。 ７ａ：ｗＡ縁膜の窓、８：接続膜、８ａ：接続膜の延在
部、ｌＯ：画素電極、２０：走査電極、３０：駆動素子
、３０ρ、３０ｎ：駆動素子としての正負方向の断面図
、４１〜４３：フォトレジスト、５１：フォトマスク、
５１ａ：第１のパターン、５２：フォトマスク、５２ａ
〜５２ｃ：第２のパターン、５３：フォトマスク、５３
ａ。 ５３ｂ；第３のパターン、である。 り　　　　懲　　　　り　　　　　　　７第２図

Claims (1)

【特許請求の範囲】
1. 　各画素の表示用の画素電極と画素の走査用の走査電極
   と両電極間に接続される駆動素子とを備え、駆動素子が
   半導体膜とそれを少なくとも部分的に覆う絶縁膜と半導
   体膜を所定の電極に接続する接続膜とから構成されるア
   クティブマトリックス基板の製造方法であって、アクテ
   ィブマトリックス基板用の絶縁基板の全面に画素電極お
   よび走査電極用の電極膜をついで駆動素子用の半導体膜
   を順次設けた上で、半導体膜を第１のパターンでついで
   電極膜を第２のパターンでそれぞれフォトエッチングし
   た後、第２のパターンをもつフォトレジスト上を含めて
   絶縁膜を全面被着した上でフォトレジストとその上の絶
   縁膜を一緒に除去し、さらに接続膜を全面被着した上で
   第３のパターンでフォトエッチングするようにしたこと
   を特徴とする表示パネル用アクティブマトリックス基板
   の製造方法。