JPH01200460A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH01200460A JPH01200460A JP2601888A JP2601888A JPH01200460A JP H01200460 A JPH01200460 A JP H01200460A JP 2601888 A JP2601888 A JP 2601888A JP 2601888 A JP2601888 A JP 2601888A JP H01200460 A JPH01200460 A JP H01200460A
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- JP
- Japan
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- output
- input
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野」
この発明はアドレスとテ°−夕がマｌレチグレクスさｎ
で入出力される端子を持つ半導体集積回路（以下ＩＣと
いう）に関するものである。
で入出力される端子を持つ半導体集積回路（以下ＩＣと
いう）に関するものである。
〔従来の技術」
マイクロコンピュータシステムは、まｆｔｆｍ雑になり
高＠能化高性能化が進み、その影響を受けてＣＰＵ及び
メモ！ＪＩＣ，その他周辺工Ｃのピン数は、ますます増
加する傾回にある。一方、そのビン故増加を抑制するた
めに、［能を兼用するピンを用いる場合が増えている。
高＠能化高性能化が進み、その影響を受けてＣＰＵ及び
メモ！ＪＩＣ，その他周辺工Ｃのピン数は、ますます増
加する傾回にある。一方、そのビン故増加を抑制するた
めに、［能を兼用するピンを用いる場合が増えている。
アドレス端子とデータ端子をマ〜チプレクスしたの端子
もそのひとつである。以下、図によって従来のメモリと
入出カポ−）！Ｉ能が備わった複合ｍ能メモリエＣの入
出力回路について説明する。第３図は上記入出力回路の
ブロック回路図である。
もそのひとつである。以下、図によって従来のメモリと
入出カポ−）！Ｉ能が備わった複合ｍ能メモリエＣの入
出力回路について説明する。第３図は上記入出力回路の
ブロック回路図である。
図においては、アドレス８木、データ８木のメモリとし
てＲＡ Ｍ （７）を用いており、さらに８ビツトの入
出力ポートが備わったものである。アドレス端子とデー
タ端子がマルチプレクスされたアドレス／テ°−タ端子
（１） （Ａ／ＤＯ〜Ａ／Ｄ７）があり、アドレス入力
とデータ入出力か時分割して行われる。
てＲＡ Ｍ （７）を用いており、さらに８ビツトの入
出力ポートが備わったものである。アドレス端子とデー
タ端子がマルチプレクスされたアドレス／テ°−タ端子
（１） （Ａ／ＤＯ〜Ａ／Ｄ７）があり、アドレス入力
とデータ入出力か時分割して行われる。
その時分割のタイミングのコントロールはアドレスブツ
チイネーブルイ言５ｊ端子（３） （Ａ Ｌ Ｅ ）の
信号による〇 アドレス入力°と、データの入出力の時分割タイミング
チャートを第４図に示す。アドレス入力はアドレスラッ
チ回路（１２）に入るが、アドレスラッチ回路（１２）
の入力コントロールゲートにＡＬＥ信号が入っている。
チイネーブルイ言５ｊ端子（３） （Ａ Ｌ Ｅ ）の
信号による〇 アドレス入力°と、データの入出力の時分割タイミング
チャートを第４図に示す。アドレス入力はアドレスラッ
チ回路（１２）に入るが、アドレスラッチ回路（１２）
の入力コントロールゲートにＡＬＥ信号が入っている。
このアドレスラッチ回路（１２） ハＡＬＥ信号が１Ｈ
ルベルから１Ｌ＃レベルになる時、その時点のアドレス
信りを取り込む。アドレスラッチ回路（１２）の出力が
、アドレスバス（６）にりなかっておりアドレスバス（
６）には、アドレスラッチされたアドレス信号が常に出
力されていることになる。ＡＬＥ信うが１Ｌ＃レベルの
間にアドレス／データ端子（１）からどのようなレベル
の信ちを入れても、アドレスラッチ出力は変化しない。
ルベルから１Ｌ＃レベルになる時、その時点のアドレス
信りを取り込む。アドレスラッチ回路（１２）の出力が
、アドレスバス（６）にりなかっておりアドレスバス（
６）には、アドレスラッチされたアドレス信号が常に出
力されていることになる。ＡＬＥ信うが１Ｌ＃レベルの
間にアドレス／データ端子（１）からどのようなレベル
の信ちを入れても、アドレスラッチ出力は変化しない。
次に、とのＡＬＥ信号が１Ｌ＃の期間に１アドレス７７
′−タ端子（１）から、ＲＡＭｙ′−夕の入力あるいは
出力を行う。入力の場合と出力の場合に、信号が重複し
ないようにトツンヌミツンヨンゲート（８） 及び（９
）を設けである。トランスミッションゲート（８）及ヒ
（９）のゲートをコントロールする信号は、それぞれ読
出しあるいは書込みのタイミングの時のみ１Ｈ＃レベル
になるよう設定され、これらは、ＡＮＤゲ−） （２２
）及び（２３）か１ら出力される。トフンスミツＶヨン
ゲー） （８） （９）の出力信号はそれぞれアドレス
／テ゛−タ端子（１）、及びデータパス（５）を通りＲ
ＡＭ（７）ンζりながりている。
′−タ端子（１）から、ＲＡＭｙ′−夕の入力あるいは
出力を行う。入力の場合と出力の場合に、信号が重複し
ないようにトツンヌミツンヨンゲート（８） 及び（９
）を設けである。トランスミッションゲート（８）及ヒ
（９）のゲートをコントロールする信号は、それぞれ読
出しあるいは書込みのタイミングの時のみ１Ｈ＃レベル
になるよう設定され、これらは、ＡＮＤゲ−） （２２
）及び（２３）か１ら出力される。トフンスミツＶヨン
ゲー） （８） （９）の出力信号はそれぞれアドレス
／テ゛−タ端子（１）、及びデータパス（５）を通りＲ
ＡＭ（７）ンζりながりている。
一方、ポートの入出力信Ｊｉ５系ではデータ信５３′系
と同様に、ポート入出力端子（２） （ＰＯＲＴＯ〜Ｐ
ＯＲＴ７）からの入力信号と出力信号を分離するために
、）ランスミツンヨンゲー） （ｔＯ）、（Ｕ）がアリ
、これらのトランスミッションゲー） （ｔＯ） （Ｕ
）のゲートをコントロールするためＡ４Ｄゲート（１８
）、（２０）の出力がそれぞれりながっている。ＡＮＤ
ゲート（１８）の２人力には、Ｗ ｒ ＠ ＠とＰｏｒ
ｔ信号が、ＡＮＤゲート（２０）の２人力には、ｒｄｉ
号とＰｏｒｔ信号が入っており、Ｉ Ｐｏｒｔｉ号はポ
ート使用時のみ１Ｈ＃レベル、ｗｒ信りは、書込みタイ
ミングの時のみ＃Ｈ″レベル、ｒｄ倍信号続出しタイミ
ングの時のみ１Ｈ＃レベルが出てくる信号系になってお
り、ポート系のデータとＲＡＭ系のデータが、データパ
ス（５）上で重複しないようになっている。ＡＮＤゲー
ト（２２）及び（２３）の入力ゲートの一本が、ＯＲゲ
ー ト（１７）の出力を受けているが、テ゛−タ信ちの
トランスミッションゲート（８）、（９）が、ＲＡ Ｍ
（７）及びポートの両方に使用されるためにｒａｍ信
号とｐｏｒｔ信号の論理ＯＲを収りている。さて、第３
図、第４図で示されたアドレス／７′−夕端子（１）の
場合であるが、端子を兼用しているため、孤立ビンを使
用する場合よりビン欽は少スペース的には便利でめった
が、逆に時分割タイミングを用いるため、時間的には、
ロスになっていた。しかも特に最近の高速化傾向の中に
あっては、時分割のロスを少しでも少くするため、ＡＬ
Ｅ信号とアドレス信号のタイミングが、非常に高速にな
っており、アドレスバスを系の誤動作を誘発するり紙性
が高くなっており、その意味ではアドレスとデータのマ
ルチプレロス化は、許す限りにおいて使用したくない兼
用ビンであった。
と同様に、ポート入出力端子（２） （ＰＯＲＴＯ〜Ｐ
ＯＲＴ７）からの入力信号と出力信号を分離するために
、）ランスミツンヨンゲー） （ｔＯ）、（Ｕ）がアリ
、これらのトランスミッションゲー） （ｔＯ） （Ｕ
）のゲートをコントロールするためＡ４Ｄゲート（１８
）、（２０）の出力がそれぞれりながっている。ＡＮＤ
ゲート（１８）の２人力には、Ｗ ｒ ＠ ＠とＰｏｒ
ｔ信号が、ＡＮＤゲート（２０）の２人力には、ｒｄｉ
号とＰｏｒｔ信号が入っており、Ｉ Ｐｏｒｔｉ号はポ
ート使用時のみ１Ｈ＃レベル、ｗｒ信りは、書込みタイ
ミングの時のみ＃Ｈ″レベル、ｒｄ倍信号続出しタイミ
ングの時のみ１Ｈ＃レベルが出てくる信号系になってお
り、ポート系のデータとＲＡＭ系のデータが、データパ
ス（５）上で重複しないようになっている。ＡＮＤゲー
ト（２２）及び（２３）の入力ゲートの一本が、ＯＲゲ
ー ト（１７）の出力を受けているが、テ゛−タ信ちの
トランスミッションゲート（８）、（９）が、ＲＡ Ｍ
（７）及びポートの両方に使用されるためにｒａｍ信
号とｐｏｒｔ信号の論理ＯＲを収りている。さて、第３
図、第４図で示されたアドレス／７′−夕端子（１）の
場合であるが、端子を兼用しているため、孤立ビンを使
用する場合よりビン欽は少スペース的には便利でめった
が、逆に時分割タイミングを用いるため、時間的には、
ロスになっていた。しかも特に最近の高速化傾向の中に
あっては、時分割のロスを少しでも少くするため、ＡＬ
Ｅ信号とアドレス信号のタイミングが、非常に高速にな
っており、アドレスバスを系の誤動作を誘発するり紙性
が高くなっており、その意味ではアドレスとデータのマ
ルチプレロス化は、許す限りにおいて使用したくない兼
用ビンであった。
〔発明が解決しようとする課題ｊ
以上のように、従来のメモリエＣ等において、端子数を
少なくするためアドレスとデータをマ〃チプレクスした
アドレス／データ端子を使用する場合、アドレス入力タ
イミングとデータ入出力タイミングを時分割で与える必
要があり、非常に複雑なタイミングが必要となった。
少なくするためアドレスとデータをマ〃チプレクスした
アドレス／データ端子を使用する場合、アドレス入力タ
イミングとデータ入出力タイミングを時分割で与える必
要があり、非常に複雑なタイミングが必要となった。
この発８Ａは上記のような課題を解消するためになされ
たもので、入出力ポートを備え、かつアドレスとデ゛−
夕をマルチプレロスした端子ヲ持つ工Ｃにおいて、入出
力ポートを使用しない場合、又は使用しない期間は、入
出力ポートからアドレスあるいはデータの信号のやり取
りを行い、アドレス／デ°−タ端子からは、他の一方の
信８ｙ−夕あるいはアドレスの信号のやり取りを行える
入出力回路を得ることを目的としている。
たもので、入出力ポートを備え、かつアドレスとデ゛−
夕をマルチプレロスした端子ヲ持つ工Ｃにおいて、入出
力ポートを使用しない場合、又は使用しない期間は、入
出力ポートからアドレスあるいはデータの信号のやり取
りを行い、アドレス／デ°−タ端子からは、他の一方の
信８ｙ−夕あるいはアドレスの信号のやり取りを行える
入出力回路を得ることを目的としている。
〔課題を解決するための手段］
この発明に係る工Ｃは、アドレスとｆ−夕がマルチプレ
ロスされた端子用の入出力回路と入出力ポート端子用の
入出力回路を備え、かつ上記ポート入出力端子用の入出
力回路を用いて上記アドレス／デ°−タ端子からのテ゛
−タ入出力を行える回路を有したものである。
ロスされた端子用の入出力回路と入出力ポート端子用の
入出力回路を備え、かつ上記ポート入出力端子用の入出
力回路を用いて上記アドレス／デ°−タ端子からのテ゛
−タ入出力を行える回路を有したものである。
また、逆にポート入出力端子用の入出力回路を用いてア
ドレス／テ°−タ端子からのアドレス入力を行える回路
を設けたものである。
ドレス／テ°−タ端子からのアドレス入力を行える回路
を設けたものである。
〔作用Ｊ
この発明におけるポート入出力端子用の入出力回路を用
いることＫより、ポート入出力端子を使用しない場合、
あるいは期間に、アドレス／データ端子からのアドレス
あるいはゲータの信号の一方をポート入出力端子から行
い、従ってアドレス／データ端子からは、データあるい
はアドレスの他方のみの信号のやり取りを行えばよく、
アドレス／データ端子から時分割の複雑なタイミングを
行うことが不必要となる。
いることＫより、ポート入出力端子を使用しない場合、
あるいは期間に、アドレス／データ端子からのアドレス
あるいはゲータの信号の一方をポート入出力端子から行
い、従ってアドレス／データ端子からは、データあるい
はアドレスの他方のみの信号のやり取りを行えばよく、
アドレス／データ端子から時分割の複雑なタイミングを
行うことが不必要となる。
〔実施例Ｊ
以下、この発明の一実施例を図について説明する。第１
図はこの発明の工Ｃの入出力回路のブロック図である。
図はこの発明の工Ｃの入出力回路のブロック図である。
図において（１）〜（３）、（５）〜（１２）、（１７
）、（１８）、（２０）は第３図の従来例で説明したも
のと同等であるので、説明の重複を避ける。この発明に
よる新しい回路は、マルチプレクサ（１５） （１６）
であり、これらは、コントローμ信号端子（４）（ＣＮ
ＴＩ、）からの信号により、入出力ポートのトランスミ
ッションゲー） （１０）、（１１）が、本来の入出力
ポートのＦＩ＆能として働くか、ＲＡ Ｍ （７）のデ
ータの入出力端子として働くかを振り分ける。
）、（１８）、（２０）は第３図の従来例で説明したも
のと同等であるので、説明の重複を避ける。この発明に
よる新しい回路は、マルチプレクサ（１５） （１６）
であり、これらは、コントローμ信号端子（４）（ＣＮ
ＴＩ、）からの信号により、入出力ポートのトランスミ
ッションゲー） （１０）、（１１）が、本来の入出力
ポートのＦＩ＆能として働くか、ＲＡ Ｍ （７）のデ
ータの入出力端子として働くかを振り分ける。
以下動作にりいて説明する。ＣＮＴＬ信号が１Ｌ“レベ
ルの時、ｒｄ倍信号ｒａｍ信号の２人力のＡＮＤグー）
（１９）の出力が、マルチプレクサ（１５）の出力と
な抄、トランスミッションゲー） （１０）のコントロ
ーフレゲートに入る。同様に、ｗｒ倍信号ｒａｍ信号の
２人力のＡＮＤゲート（２１）の出力が、マルチプレク
サ（１６）の出力となり、トランスミッションゲート（
１１）のコントロールゲートに入る。
ルの時、ｒｄ倍信号ｒａｍ信号の２人力のＡＮＤグー）
（１９）の出力が、マルチプレクサ（１５）の出力と
な抄、トランスミッションゲー） （１０）のコントロ
ーフレゲートに入る。同様に、ｗｒ倍信号ｒａｍ信号の
２人力のＡＮＤゲート（２１）の出力が、マルチプレク
サ（１６）の出力となり、トランスミッションゲート（
１１）のコントロールゲートに入る。
さらｉｃ、ＣＮＴＬ信号が同時に３人力ＡＮＤゲー）（
１３）、（１４）に入っているため、ＣＮＴＬ信号が＃
Ｌ＃の時、これらの３人力ＡＮＤゲート（１３）、（１
４）の出力は、共に＃Ｌ″レベ／Ｌ／になり、トランス
ミッションゲート（８） 、 （９）は、ゲートを閉じ
たままとなり、結局、アドレス／データ端子（１）から
のデータのやり取しは、行われない。したがって、第１
図の回路系では、ＣＭ’［’Ｌ倍信号′Ｌ＃レヘ／Ｌ／
ＶＣ設定することにより、アドレス／データ端子（１）
は、アドレス専用端子となり、ポート入出力端子（２）
は、ゲータ入出力端子となる。したがって、この場合、
アドレスとゲータは、異なりた端子からやりとりをする
ため、アドレスとテ゛−夕を時分割する複雑なタイミン
グが不要となる。なお、第１図で、ＣＮ Ｔ ＬＭ＠に
＃Ｈ＃レベｌしを与えると、アドルス／７−″−タ端子
（１）はマルチプレクス信号、ポート入出力端子（２）
はポートとしての！！能を持つ回路系となる。
１３）、（１４）に入っているため、ＣＮＴＬ信号が＃
Ｌ＃の時、これらの３人力ＡＮＤゲート（１３）、（１
４）の出力は、共に＃Ｌ″レベ／Ｌ／になり、トランス
ミッションゲート（８） 、 （９）は、ゲートを閉じ
たままとなり、結局、アドレス／データ端子（１）から
のデータのやり取しは、行われない。したがって、第１
図の回路系では、ＣＭ’［’Ｌ倍信号′Ｌ＃レヘ／Ｌ／
ＶＣ設定することにより、アドレス／データ端子（１）
は、アドレス専用端子となり、ポート入出力端子（２）
は、ゲータ入出力端子となる。したがって、この場合、
アドレスとゲータは、異なりた端子からやりとりをする
ため、アドレスとテ゛−夕を時分割する複雑なタイミン
グが不要となる。なお、第１図で、ＣＮ Ｔ ＬＭ＠に
＃Ｈ＃レベｌしを与えると、アドルス／７−″−タ端子
（１）はマルチプレクス信号、ポート入出力端子（２）
はポートとしての！！能を持つ回路系となる。
なお、上記実施例ではＣＮＴｌ、信号が“Ｌ＃の場合、
アドレス／デ−タ端子（１）はアドレス専用端子に、ま
たポート入出力端子（２）はデータ入出力端子となるも
のを示したが、他の実施例としてＣＮＴＬ信号を“Ｌ’
Ｋした場合アドレス／ゲータ端子（１）は、ゲータ端子
専用に、ポート入出力端子（２）は、アトＶス入力端子
になるように設定してもよい。第２図はこの場合の入出
力回路のブロック回路図でマルチプレクサ（２４）がア
ドレス／データ端子（１）と、ポート入出力端子（２）
の２人力になり、ＣＮＴＬ信号によりどちらかを選択す
る。
アドレス／デ−タ端子（１）はアドレス専用端子に、ま
たポート入出力端子（２）はデータ入出力端子となるも
のを示したが、他の実施例としてＣＮＴＬ信号を“Ｌ’
Ｋした場合アドレス／ゲータ端子（１）は、ゲータ端子
専用に、ポート入出力端子（２）は、アトＶス入力端子
になるように設定してもよい。第２図はこの場合の入出
力回路のブロック回路図でマルチプレクサ（２４）がア
ドレス／データ端子（１）と、ポート入出力端子（２）
の２人力になり、ＣＮＴＬ信号によりどちらかを選択す
る。
（２２） （２３）はＡＮＤゲート、（２５） （２６
）は３人力ＡＮＤゲートである。
）は３人力ＡＮＤゲートである。
また、上記実施例では、メモリとして、ＲＡＭ（７）を
用いたが、データをやり取りする回路素子であれば、特
に、ＲＡＭ（７）に限る必要がない。また、アドレス及
びポートのビット数も、８ビツトに限る必要がなく、何
ビットでも適用可能となる。
用いたが、データをやり取りする回路素子であれば、特
に、ＲＡＭ（７）に限る必要がない。また、アドレス及
びポートのビット数も、８ビツトに限る必要がなく、何
ビットでも適用可能となる。
〔発明の効果」
以上のように、この発Ｆ！１４によれば、アドレス／デ
ータ端子でありても、使用しない場合、あるいは期間の
入出力ポートを利用することにより、アドレス／データ
端子は、アドレスまたはデ゛−タ端子として、また、そ
の場合、入出力ポートは、それぞれデータまたは、アド
レス端子として用いることができ、結局、アドレスとゲ
ータを時分割で、入出力する必要がなく、非常に簡単な
タイミングで入出力することができる。
ータ端子でありても、使用しない場合、あるいは期間の
入出力ポートを利用することにより、アドレス／データ
端子は、アドレスまたはデ゛−タ端子として、また、そ
の場合、入出力ポートは、それぞれデータまたは、アド
レス端子として用いることができ、結局、アドレスとゲ
ータを時分割で、入出力する必要がなく、非常に簡単な
タイミングで入出力することができる。
また、時分割する必要かないことから、高速化すること
が可能となる。
が可能となる。
第１図はこの発明の工Ｃの入出力回路のブロック回路図
、第２図はこの発明の他の実施例による工Ｃの入出力回
路のブロック回路図、第３図は、従来例による工Ｃの入
出力回路のブロック回路図、第４図はアドレスとダーク
がマルチプレクサされた信号のタイミングチャートであ
る。 図において（１）はアドレス７７′−夕端子、（２）は
ポート入出力端子、（３）はアドレスフッチイネープル
信号端子、（４）はコントロール信号端子、（５）はデ
ータパヌ、（６）はアドレスバス、（７）はＲＡ Ｍ
、 （８）〜（１１）ａｌ−ランスミッションゲート、
（１２））ｉアドレスラッチ回路、（１３）、（１４）
、（２５） （２６）は３人力ＡＮＤゲート、（１５）
、（１６）、（２４）はマルチプレクサ、（１７）はＯ
Ｒゲート、（１８）〜（２３）はＡＮＤゲートである。 なお図中、同一符号は同一、又は相当部分を示す。 代 理 人 大 岩 増 雄第１図 ” ””” ｔｇ−ｗＡ
Ｎｏケ’−？７：ＦＡｒ’ 第２図 ｎ、ｎ ＡＮｏり′−ト Ｚ４ マルチプしり丈 ２５．２ｔ＋ ３ 入ｏ ＡｔｖＤゲート第３図 第４図 ＬＥ 手続補正書（自発） １．事件の表示 特願昭 ６３−２６０１８２、発
明の名称 半導体集積回路 ３、補正をする者 代表者志岐守哉 ４、代理人 ５、 補正の対象 図面 ６、補正の内容 図面の（第２図）全別紙のとおり訂正する。 ７、 添付書類の目録 図面（第２図） １通以上
、第２図はこの発明の他の実施例による工Ｃの入出力回
路のブロック回路図、第３図は、従来例による工Ｃの入
出力回路のブロック回路図、第４図はアドレスとダーク
がマルチプレクサされた信号のタイミングチャートであ
る。 図において（１）はアドレス７７′−夕端子、（２）は
ポート入出力端子、（３）はアドレスフッチイネープル
信号端子、（４）はコントロール信号端子、（５）はデ
ータパヌ、（６）はアドレスバス、（７）はＲＡ Ｍ
、 （８）〜（１１）ａｌ−ランスミッションゲート、
（１２））ｉアドレスラッチ回路、（１３）、（１４）
、（２５） （２６）は３人力ＡＮＤゲート、（１５）
、（１６）、（２４）はマルチプレクサ、（１７）はＯ
Ｒゲート、（１８）〜（２３）はＡＮＤゲートである。 なお図中、同一符号は同一、又は相当部分を示す。 代 理 人 大 岩 増 雄第１図 ” ””” ｔｇ−ｗＡ
Ｎｏケ’−？７：ＦＡｒ’ 第２図 ｎ、ｎ ＡＮｏり′−ト Ｚ４ マルチプしり丈 ２５．２ｔ＋ ３ 入ｏ ＡｔｖＤゲート第３図 第４図 ＬＥ 手続補正書（自発） １．事件の表示 特願昭 ６３−２６０１８２、発
明の名称 半導体集積回路 ３、補正をする者 代表者志岐守哉 ４、代理人 ５、 補正の対象 図面 ６、補正の内容 図面の（第２図）全別紙のとおり訂正する。 ７、 添付書類の目録 図面（第２図） １通以上
Claims (1)
- アドレスとデータがマルチプレクスされて入出力され
る端子を持ち、かつ入出力ポート端子を備えた集積回路
において、上記データの入出力を入出力ポート端子から
行える入出力回路を有したことを特徴とする半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2601888A JPH01200460A (ja) | 1988-02-05 | 1988-02-05 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2601888A JPH01200460A (ja) | 1988-02-05 | 1988-02-05 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01200460A true JPH01200460A (ja) | 1989-08-11 |
Family
ID=12181958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2601888A Pending JPH01200460A (ja) | 1988-02-05 | 1988-02-05 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01200460A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010134403A1 (ja) * | 2009-05-20 | 2010-11-25 | 日本電気株式会社 | 半導体集積回路、回路テストシステム、回路テストユニット及び回路テスト方法 |
-
1988
- 1988-02-05 JP JP2601888A patent/JPH01200460A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010134403A1 (ja) * | 2009-05-20 | 2010-11-25 | 日本電気株式会社 | 半導体集積回路、回路テストシステム、回路テストユニット及び回路テスト方法 |
| JP5299651B2 (ja) * | 2009-05-20 | 2013-09-25 | 日本電気株式会社 | 半導体集積回路、回路テストシステム、回路テストユニット及び回路テスト方法 |
| US8872537B2 (en) | 2009-05-20 | 2014-10-28 | Nec Corporation | Semiconductor integrated circuit, circuit testing system, circuit testing unit, and circuit test method |
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