JPS6057459A - シングル・チップ・マイクロ・コンピュ−タ - Google Patents
シングル・チップ・マイクロ・コンピュ−タInfo
- Publication number
- JPS6057459A JPS6057459A JP58164983A JP16498383A JPS6057459A JP S6057459 A JPS6057459 A JP S6057459A JP 58164983 A JP58164983 A JP 58164983A JP 16498383 A JP16498383 A JP 16498383A JP S6057459 A JPS6057459 A JP S6057459A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は１マイクロφコンピユータ技術さらにはシング
ル・テップ・マイクロ・コンピュータに適用して特に有
効な技術に関するものである。
ル・テップ・マイクロ・コンピュータに適用して特に有
効な技術に関するものである。
たとえば％ある種のシングル。チップ舎マイクロ・コン
ピュータは、外部の記憶装置をアクセスするための拡張
用ボートを有する（例えば、（株）日立製作所から発売
されているシングル書チップ拳マイクロ・コンピュータ
ｒｆｆｉ名ＨＤ ６３０５ ＸＪ）。
ピュータは、外部の記憶装置をアクセスするための拡張
用ボートを有する（例えば、（株）日立製作所から発売
されているシングル書チップ拳マイクロ・コンピュータ
ｒｆｆｉ名ＨＤ ６３０５ ＸＪ）。
この種のシングル串チッグ・マイクロ自コンピュータは
、その内部にも記憶装置を有しているが、さらに上記拡
張用ボートを介して外部にも記憶装置を持つことにより
、その機能を拡大して使用することができる。
、その内部にも記憶装置を有しているが、さらに上記拡
張用ボートを介して外部にも記憶装置を持つことにより
、その機能を拡大して使用することができる。
本願発明者は、マイクロｅコンピュータ技術％橢に、上
述したごときシングル・チププ番ｉイクロ・コｌエータ
について以下に述べるような技術を開発した。
述したごときシングル・チププ番ｉイクロ・コｌエータ
について以下に述べるような技術を開発した。
すなわち、上記拡張用ボートを利用して、上記シングル
Φチップーマイクロ自コンピュータの内部データバスの
状態・すなわち、内部データバス上の信号を外部から観
測し、これにより該マイクロ−コンピュータの動作テス
トを行なうというものである・しかしかかる技術におい
ては、内部データバスの状態を十分に把握することがで
きないという問題点が生ずるということが本願発明者に
Ｌつｃあきらかとされた。
Φチップーマイクロ自コンピュータの内部データバスの
状態・すなわち、内部データバス上の信号を外部から観
測し、これにより該マイクロ−コンピュータの動作テス
トを行なうというものである・しかしかかる技術におい
ては、内部データバスの状態を十分に把握することがで
きないという問題点が生ずるということが本願発明者に
Ｌつｃあきらかとされた。
−ｔのｍ由は、シングル拳チ、プ・マイクロ・コンビ具
−夕内部のデータバスが外部から観測可能となる場合が
非常に限られているからである。第１図はシングル・チ
ップｅマイクロ・コンピュータの一例を示す。同図に示
すシングル・チップ・マイク０８コンピユータ１０は、
ＣＰＵ （中央処理装置）１２も内部記憶装置として
のＲＡＭ１４およびＲＯＭ１６を有する。また、拡張用
アドレスボー）Ｐａおよび拡張用デー孝ボー）Ｐｂを有
する。拡張用データボー）Ｐｂは、双方向パスバッファ
１８を介して内部データバスＤＤＫ接続されている。双
方向パスバッファ１８は、互いに逆向きに接続された２
組のトライステートバッフ丁２０および２２を用いて構
成される。トライステートバッフ丁２０と２２は−、書
込制御信号Ｗと読出制御信号Ｒとによって相補的に駆動
制御される。
−夕内部のデータバスが外部から観測可能となる場合が
非常に限られているからである。第１図はシングル・チ
ップｅマイクロ・コンピュータの一例を示す。同図に示
すシングル・チップ・マイク０８コンピユータ１０は、
ＣＰＵ （中央処理装置）１２も内部記憶装置として
のＲＡＭ１４およびＲＯＭ１６を有する。また、拡張用
アドレスボー）Ｐａおよび拡張用デー孝ボー）Ｐｂを有
する。拡張用データボー）Ｐｂは、双方向パスバッファ
１８を介して内部データバスＤＤＫ接続されている。双
方向パスバッファ１８は、互いに逆向きに接続された２
組のトライステートバッフ丁２０および２２を用いて構
成される。トライステートバッフ丁２０と２２は−、書
込制御信号Ｗと読出制御信号Ｒとによって相補的に駆動
制御される。
つまりｔ外部記憶装置への書込を行なうときは、書込制
御信号Ｗによって、外部へ向いているバッファ２０を能
動化する。また、外部記憶装置からの読出を行なうとき
は、読出制御信号Ｒによって、内部に向いているバラフ
チ２２を能動化する。これにより、双方向パスバッフ〒
１８が外ｌｆＢあるいは内部のいずれかに向けて開かれ
る。この場合、その双方向バスバッフ丁１８が外部に向
いて開いたときだけ、内部デー−パスＤＢの状態が外部
へ出力され、これにより内部データバスＤＢが外部から
観測可能となる。しかし、それ以外の場合、特に内部の
ＲＡＭ１４あるｈはＲＯＭＩ ６の書込あるいは読出を
行なう場合は、内部データバスＤＢの状態が外部へ出力
されず、従ってその状態は外部からは観測できない。こ
のように、外部からは内部データバスの状態を十分に把
握することができないとい９問題点がある・これ故に・
この種のシングル・チップ・マイクロ・コンピュータで
は、例えに製造あるいは出荷の段階にて十分なテストを
行なうことができなかった。あるいは、エミュレーシ冒
ンを行なうことができなかった。
御信号Ｗによって、外部へ向いているバッファ２０を能
動化する。また、外部記憶装置からの読出を行なうとき
は、読出制御信号Ｒによって、内部に向いているバラフ
チ２２を能動化する。これにより、双方向パスバッフ〒
１８が外ｌｆＢあるいは内部のいずれかに向けて開かれ
る。この場合、その双方向バスバッフ丁１８が外部に向
いて開いたときだけ、内部デー−パスＤＢの状態が外部
へ出力され、これにより内部データバスＤＢが外部から
観測可能となる。しかし、それ以外の場合、特に内部の
ＲＡＭ１４あるｈはＲＯＭＩ ６の書込あるいは読出を
行なう場合は、内部データバスＤＢの状態が外部へ出力
されず、従ってその状態は外部からは観測できない。こ
のように、外部からは内部データバスの状態を十分に把
握することができないとい９問題点がある・これ故に・
この種のシングル・チップ・マイクロ・コンピュータで
は、例えに製造あるいは出荷の段階にて十分なテストを
行なうことができなかった。あるいは、エミュレーシ冒
ンを行なうことができなかった。
本発明の目的は、シングル―チップ・マイクロ拳コンピ
ュータの内部データバスの状態（内部７’ −−パス上
の信号）を容易に観測することがでへるようにするマイ
クロ・コンピュータ技術を提供するものでおる。
ュータの内部データバスの状態（内部７’ −−パス上
の信号）を容易に観測することがでへるようにするマイ
クロ・コンピュータ技術を提供するものでおる。
マタ、クンクル譬チヅフ゛・マイクロ拳コンピュータが
その内部記憶装置の読出しを行なっている場合でも、そ
のときの内部データバスの状態（内部データバス上の信
号）を拡張用データボートを介して観測することができ
るマイクロ・コンピュータ技術を提供するものである。
その内部記憶装置の読出しを行なっている場合でも、そ
のときの内部データバスの状態（内部データバス上の信
号）を拡張用データボートを介して観測することができ
るマイクロ・コンピュータ技術を提供するものである。
さらに％シングル・チップ・マイクロ・コンピュータ内
部の動作テストあるいはエミュレーシッンを行ないやす
くするマイクロ−コンピュータ技術を提供するものであ
る。
部の動作テストあるいはエミュレーシッンを行ないやす
くするマイクロ−コンピュータ技術を提供するものであ
る。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かＩＣ
なるであろう。
ついては、本明細書の記述および添附図面から明かＩＣ
なるであろう。
本願くおいて開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、内部記憶装置を有するシングル・チップ・マ
イクロ・；ンビュータの内部バスノ状態を外部へ出力さ
せるよう和することにより、その内部パスの状態を十分
に把握できるようにし、動作テストあるいは二Ｒｍレー
ジ鱈ンを行なえるよう和するという目的を達成するもの
である。
イクロ・；ンビュータの内部バスノ状態を外部へ出力さ
せるよう和することにより、その内部パスの状態を十分
に把握できるようにし、動作テストあるいは二Ｒｍレー
ジ鱈ンを行なえるよう和するという目的を達成するもの
である。
以下・この発明の代表的な実施例を図面を参照しなから
説明する。
説明する。
第２図には、この発明を適用したシングル・チップ―マ
イクロ畳コンビ、−タσ）−実施例が示されている。な
お、図面において上記第１図に示されているものと同一
あるｈは相当する部分には同一符号が付されてｈる。同
図に示すシングル拳チップ・マイク１２ｅコンビ瓢−夕
ｉｏは、ｃｐｕ（中央処ツ装置）１２、内部記憶装置と
してのＲＡＭ１４およびＲＯＭ１６を有する。また、拡
張用アドレスボー）Ｐａおよび拡張用データボー）Ｐｂ
を有する。拡張用データボートｐｂは、双方向バスバ、
、＋７丁１８を介して内部データバスＤＢに接続されて
いる。双方向バスバッファ１８は、互いに逆向きに接続
された２組のトライステードパシフ丁２０および２２を
用いて構成される。
イクロ畳コンビ、−タσ）−実施例が示されている。な
お、図面において上記第１図に示されているものと同一
あるｈは相当する部分には同一符号が付されてｈる。同
図に示すシングル拳チップ・マイク１２ｅコンビ瓢−夕
ｉｏは、ｃｐｕ（中央処ツ装置）１２、内部記憶装置と
してのＲＡＭ１４およびＲＯＭ１６を有する。また、拡
張用アドレスボー）Ｐａおよび拡張用データボー）Ｐｂ
を有する。拡張用データボートｐｂは、双方向バスバ、
、＋７丁１８を介して内部データバスＤＢに接続されて
いる。双方向バスバッファ１８は、互いに逆向きに接続
された２組のトライステードパシフ丁２０および２２を
用いて構成される。
トライステートバッファ２０と２２は、書込制御信号Ｗ
と読出制御信号Ｒとによって相補的に駆動制御される。
と読出制御信号Ｒとによって相補的に駆動制御される。
つまり、外部記憶装置への書込を行なうときは、書込制
御信号ＷＫよって１外部へ向いているバッファ２０を能
動化する。また、外部記憶装置からの読出を行なうとき
は、読出制御信号Ｒに裏って、内部に向いているバッフ
ァ２２を能動化する。これにより、双方向バスバッファ
１８が外部あるいは内部のいずれかに向けて開がれるよ
うになる。読出／書込制御信号Ｒ／ＷはＣＰＵ１２から
出力される。
御信号ＷＫよって１外部へ向いているバッファ２０を能
動化する。また、外部記憶装置からの読出を行なうとき
は、読出制御信号Ｒに裏って、内部に向いているバッフ
ァ２２を能動化する。これにより、双方向バスバッファ
１８が外部あるいは内部のいずれかに向けて開がれるよ
うになる。読出／書込制御信号Ｒ／ＷはＣＰＵ１２から
出力される。
コｖ＞実ｔｓ例のシングル、千、プ、マイクロ、コンピ
ュータｌＯ［ｔ！、さらＶｃｌ１１ａ＋理回路Ｇｌ 、
Ｇ２ 。
ュータｌＯ［ｔ！、さらＶｃｌ１１ａ＋理回路Ｇｌ 、
Ｇ２ 。
Ｇ３が設けられている。論理回路Ｇ１は論理和（ＯＲ）
ゲートであり、また論理回路Ｇ２．Ｇ３は論理積（ＡＮ
Ｄ）ジー トである。上記書込制御信号Ｗは論理回路Ｇ
１を経て上記双方向データバスバッファ１８に与えられ
る工うになっている。また、上記読出制御信号Ｒは論１
回路Ｇ３を経て上記双方向バスバ、７丁１８に与えられ
るようになっている。
ゲートであり、また論理回路Ｇ２．Ｇ３は論理積（ＡＮ
Ｄ）ジー トである。上記書込制御信号Ｗは論理回路Ｇ
１を経て上記双方向データバスバッファ１８に与えられ
る工うになっている。また、上記読出制御信号Ｒは論１
回路Ｇ３を経て上記双方向バスバ、７丁１８に与えられ
るようになっている。
後で、第３図を用いて説明するが、Ｒ４はＣＰＵ１２が
内部のＲＡＭ１４あるいはＲＯＭ１６九対して読出し動
作を行なうときに形成される内部読出制御信号である。
内部のＲＡＭ１４あるいはＲＯＭ１６九対して読出し動
作を行なうときに形成される内部読出制御信号である。
この信号Ｒ目よ、七〇ｆ（Ａ Ｍ１４およびＲＯＭｘｃ
ｓのほかｉｃ％上記論理回路Ｇｌ、Ｇ２を経て、上記双
方向バスパーｙ７丁１８にも、書込制御信号として与え
られるようになりている。この場合〜論理回路Ｇ２は、
外部から与えられる信号ＲＸによって能動化されるよう
和なっている。この外部からの信号ＲＸはテストモード
選択信号として機能する。すなわち、そのテストモード
選択信号ＲＸが入力されると、上記内部読出信号Ｒｉが
、論理回路Ｇ２．Ｇｌを経て上記双方向バスバッファＩ
ＢＫ書込ｆｒＪｇ却信号として与えられる◎これ罠より
、双方向バスバッファ１８は、正規の書込制御信号Ｗが
与えられたときのみならず、上記内部読出制御信号ＲＩ
が発せられたときにも、外部へ向けて開かれる。つまり
、内部データバスＤＢの状態が、拡張用データボートＰ
ｂを介して、外部へ出力されるようＩＣなる。これによ
り、ＣＰ［Ｊ１２が内部のＲＡＭ１４あるいはＲＯＭＩ
６からデータの読出しを行なっているときでも・つま
り外部に対して書込動作を行なっていないときでも、そ
のときの内部データバスＤＢの状態が外部へ出力される
ようＶＣｆＬる。
ｓのほかｉｃ％上記論理回路Ｇｌ、Ｇ２を経て、上記双
方向バスパーｙ７丁１８にも、書込制御信号として与え
られるようになりている。この場合〜論理回路Ｇ２は、
外部から与えられる信号ＲＸによって能動化されるよう
和なっている。この外部からの信号ＲＸはテストモード
選択信号として機能する。すなわち、そのテストモード
選択信号ＲＸが入力されると、上記内部読出信号Ｒｉが
、論理回路Ｇ２．Ｇｌを経て上記双方向バスバッファＩ
ＢＫ書込ｆｒＪｇ却信号として与えられる◎これ罠より
、双方向バスバッファ１８は、正規の書込制御信号Ｗが
与えられたときのみならず、上記内部読出制御信号ＲＩ
が発せられたときにも、外部へ向けて開かれる。つまり
、内部データバスＤＢの状態が、拡張用データボートＰ
ｂを介して、外部へ出力されるようＩＣなる。これによ
り、ＣＰ［Ｊ１２が内部のＲＡＭ１４あるいはＲＯＭＩ
６からデータの読出しを行なっているときでも・つま
り外部に対して書込動作を行なっていないときでも、そ
のときの内部データバスＤＢの状態が外部へ出力される
ようＶＣｆＬる。
他方、上記内部読出制御信号Ｒ１は、反転されて、上記
論理回路０３に入力されるよう罠なっている。この論理
回路Ｇ３はＡＮＤゲートである。
論理回路０３に入力されるよう罠なっている。この論理
回路Ｇ３はＡＮＤゲートである。
その一方の入力ノードに上記内部読出制御信号Ｒｉが入
力されると、該論理回路Ｇ３５ｃおいて、双方向パスバ
ッファ１８に対する正規の続出制御信号Ｒの伝達が禁止
されるようにな２ている。これにより、上記双方向バス
バッファ１８は、ＣＰＵ１２が外部記憶装置への書込を
行なう場合のほかに、内部のＲＡＭ１４するいはＲＯＭ
１６の読出を行なう場合も、外部へ向けて開かれる。つ
まり、双方向バスバッファ１８において、書込制御信号
と読出制御信号との競合が回避される。これにより。
力されると、該論理回路Ｇ３５ｃおいて、双方向パスバ
ッファ１８に対する正規の続出制御信号Ｒの伝達が禁止
されるようにな２ている。これにより、上記双方向バス
バッファ１８は、ＣＰＵ１２が外部記憶装置への書込を
行なう場合のほかに、内部のＲＡＭ１４するいはＲＯＭ
１６の読出を行なう場合も、外部へ向けて開かれる。つ
まり、双方向バスバッファ１８において、書込制御信号
と読出制御信号との競合が回避される。これにより。
双方向パスバッファ１８は、内部読出時であっても、内
部データバスＤＢの状態を外部へ向けて出力することが
できる。
部データバスＤＢの状態を外部へ向けて出力することが
できる。
第３図は、上記内部読出制御信号Ｒｆを発生させるため
の回路例を示す。同図に示す回路は、シングル−チップ
−マイクロ・コンピユー４１０の内部に設けられる。こ
の回路は、アドレスデコーダ２４と論理回路Ｇ４とで構
成される。アドレスデコーダ２４は、アドレスバスＡＢ
を介して供給されたアドレスデー−をデコードする。こ
のアドレスデコーダ２４は、特定のアドレスデータすな
わち内部のＲＡＭ１４あるいはＲＯＭ１６を選択するよ
うなアドレスデータが供給されたとき、デコード出力Ｄ
ａを出力するように設定されている。
の回路例を示す。同図に示す回路は、シングル−チップ
−マイクロ・コンピユー４１０の内部に設けられる。こ
の回路は、アドレスデコーダ２４と論理回路Ｇ４とで構
成される。アドレスデコーダ２４は、アドレスバスＡＢ
を介して供給されたアドレスデー−をデコードする。こ
のアドレスデコーダ２４は、特定のアドレスデータすな
わち内部のＲＡＭ１４あるいはＲＯＭ１６を選択するよ
うなアドレスデータが供給されたとき、デコード出力Ｄ
ａを出力するように設定されている。
このデコード出力Ｄａは、ＣＰＵ１２から発せられる読
出制御信号Ｒとともに・上記論理回路Ｇ４に入力される
。この論理回路Ｇ４はＡＮＤゲートであって、その論理
積出力が上記内部読出制御信号Ｒｉとされる。
出制御信号Ｒとともに・上記論理回路Ｇ４に入力される
。この論理回路Ｇ４はＡＮＤゲートであって、その論理
積出力が上記内部読出制御信号Ｒｉとされる。
さて１以上のようにして、ＣＰＵ１２が内部のＲＡＭ１
４あるいはＲＯＭ１６に対してだけ読出動作を行なうと
きで亀、上記テストモード選択信号ＲＸを外部から与え
ることにより・このと舞の内部データバスＤＢの状態が
、上記双方向バスノくラフ丁１８および拡張用デー４ボ
ー）Ｐｂを介し℃・外部へ出力されるようになる。これ
罠より、外部からは、その内部データバスＤＢの状態を
容易に観測することができるようＫなる。これ釦より、
上記拡張用データボートＰｂを利用して内部の動作テス
トあるいはエミュレーシ理ンを簡単かつ確実に行なうこ
とができる。
４あるいはＲＯＭ１６に対してだけ読出動作を行なうと
きで亀、上記テストモード選択信号ＲＸを外部から与え
ることにより・このと舞の内部データバスＤＢの状態が
、上記双方向バスノくラフ丁１８および拡張用デー４ボ
ー）Ｐｂを介し℃・外部へ出力されるようになる。これ
罠より、外部からは、その内部データバスＤＢの状態を
容易に観測することができるようＫなる。これ釦より、
上記拡張用データボートＰｂを利用して内部の動作テス
トあるいはエミュレーシ理ンを簡単かつ確実に行なうこ
とができる。
また、テスト時以外のときは、上記テストモード選択信
号ＲＸを供給しないようにすることにより、内部読出時
における内部データバスＤＢの状態が外部へ出力される
のを防ぐことができる。例えば−必要なテストが終わっ
た後は、そのテストモード選択信号ＲＸの電位を、上記
論理回路Ｇ２が非能動状態になるような値に固定してお
くことにより、内部データバスＤＢの状態が外部へ出力
されるのを防ぐことができる。
号ＲＸを供給しないようにすることにより、内部読出時
における内部データバスＤＢの状態が外部へ出力される
のを防ぐことができる。例えば−必要なテストが終わっ
た後は、そのテストモード選択信号ＲＸの電位を、上記
論理回路Ｇ２が非能動状態になるような値に固定してお
くことにより、内部データバスＤＢの状態が外部へ出力
されるのを防ぐことができる。
１１１０Ｐｔｌが内部記憶装置へ書き−込みを行かうと
きだけでなく、読出を行なうときにも内部データバスの
状態（内部データバス上の信号）を外部へ出力すること
ができるようにしたことにより、シングル骨チ、プ・マ
イクロ−コンビエータの内部データバスの状態を容易＃
ＣＩ！測することができるという効果が得られる。
きだけでなく、読出を行なうときにも内部データバスの
状態（内部データバス上の信号）を外部へ出力すること
ができるようにしたことにより、シングル骨チ、プ・マ
イクロ−コンビエータの内部データバスの状態を容易＃
ＣＩ！測することができるという効果が得られる。
１２７ＣＰＵが内部記憶装置の読出を行なうとき忙も内
部データバスの状態を外部へ出力することができるよう
にしたことＫより、シングル番チップ会マイクローコン
ピュータがその内部記憶装置の読出しを行なっている場
合でも、そのときの内部デー４バスの状態を拡張用デー
タポートを介して観測することができるという効果が得
られる。
部データバスの状態を外部へ出力することができるよう
にしたことＫより、シングル番チップ会マイクローコン
ピュータがその内部記憶装置の読出しを行なっている場
合でも、そのときの内部デー４バスの状態を拡張用デー
タポートを介して観測することができるという効果が得
られる。
１３）ＣＰＵが内部記憶装置の読出を行なうときにも内
部データバスの状態を外部へ出力することができるよう
Ｋしたことにより、シングル・チアグーマイクロ・コン
ピユー４内部の動作テストあるいはエミュレーシ四ンを
行ないやすくすることができるという効果が得られる。
部データバスの状態を外部へ出力することができるよう
Ｋしたことにより、シングル・チアグーマイクロ・コン
ピユー４内部の動作テストあるいはエミュレーシ四ンを
行ないやすくすることができるという効果が得られる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である特定のマイクロ・コ
ンピュータ技術について説明したが、それに限定される
ものではない。少なくとも内部に記憶装置を有するシン
グル・チップ・マイクロ・コンビ二一夕の内部バスの状
態（内部バス上の信号）を外部へ出力させるような技術
条件のものには適用できる。
をその背景となった利用分野である特定のマイクロ・コ
ンピュータ技術について説明したが、それに限定される
ものではない。少なくとも内部に記憶装置を有するシン
グル・チップ・マイクロ・コンビ二一夕の内部バスの状
態（内部バス上の信号）を外部へ出力させるような技術
条件のものには適用できる。
第１図はシングル・チップ・マイクロ・コンピュータの
要部−例を示す回路図、 第２図はこの発明の技術によるシンク゛ル・チップ・マ
イクロ・コンピュータの要部一実施例を示す回路図、 ゛第３図は内部読出制御信号を発生させる回路の一例を
示す回路図である。 ｌＯ・・・シングル争チップ・マイクロ・コンビ”ニー
４％１２・・・ＣＰＵ（中央処理装置）、１４・・・内
部記憶装置（ＲＡＭ）、１６・・・内部記憶装置（１（
ＯＭ）、１８・・双方向バスバヴフ丁、２０．２２・・
・トライステート７９７丁、２４・・・アドレスデコー
ダ、Ｄａ・・・デコード出力、Ｒ／Ｗ・・・読出／Ｗ込
制御信号、Ｒ・・読出制御信号、Ｗ・・・宵越ｆｆ１ｌ
Ｊ御信号、Ｒｉ・・・内部読出制御信号、ＲＸ・・・デ
ストモード選択（１号、ＡＢ・・アドレスバス、ｌＪｌ
］川デー用バス、Ｐａ・・・拡張用アドレスポート、
）’ ｌ）・・・拡張用データポート、Ｇｌ、Ｇ２．Ｇ
３．Ｇ４・・・論理［Ｃ１１路。 第 １ 図 β免
要部−例を示す回路図、 第２図はこの発明の技術によるシンク゛ル・チップ・マ
イクロ・コンピュータの要部一実施例を示す回路図、 ゛第３図は内部読出制御信号を発生させる回路の一例を
示す回路図である。 ｌＯ・・・シングル争チップ・マイクロ・コンビ”ニー
４％１２・・・ＣＰＵ（中央処理装置）、１４・・・内
部記憶装置（ＲＡＭ）、１６・・・内部記憶装置（１（
ＯＭ）、１８・・双方向バスバヴフ丁、２０．２２・・
・トライステート７９７丁、２４・・・アドレスデコー
ダ、Ｄａ・・・デコード出力、Ｒ／Ｗ・・・読出／Ｗ込
制御信号、Ｒ・・読出制御信号、Ｗ・・・宵越ｆｆ１ｌ
Ｊ御信号、Ｒｉ・・・内部読出制御信号、ＲＸ・・・デ
ストモード選択（１号、ＡＢ・・アドレスバス、ｌＪｌ
］川デー用バス、Ｐａ・・・拡張用アドレスポート、
）’ ｌ）・・・拡張用データポート、Ｇｌ、Ｇ２．Ｇ
３．Ｇ４・・・論理［Ｃ１１路。 第 １ 図 β免
Claims (1)
- 【特許請求の範囲】 ■、内部に記憶装置を有するとともに、外部の記憶装置
をアクセスするための拡張用ボートを有するシングル拳
チップ９マイクロΦコンピュータであって、上記内部記
憶装置の続出し時に、上記マイクロ・コンピュータ内部
のデータバスの状態が上記拡張用ボートを介して外部へ
出力されるようにしたことを特徴とするシングル・チッ
プ・マイクロ拳コンピュータ。 ２、上記拡張用ボートは、上記内部データバスと外部デ
ータバスとの間に介在する双方向バスバ、ソファを含む
ことを特徴とする特許請求の範囲第１項記載のシングル
・テップ・マイクロ・コンピュータ。 ８、 上記内部記憶装置を読出すための読出制御信号と
上記外部記憶装置に書込を行なうための書込制御信号と
の論理和をとる論理回路が内部に設けられ、この論理回
路の論理出力でもって上記拡張用ボートを外部へ向けて
開くようにしたことを特徴とする特許請求の範囲第１項
または第２項記載のシングル・チップ・マイクロ・コン
ピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58164983A JPS6057459A (ja) | 1983-09-09 | 1983-09-09 | シングル・チップ・マイクロ・コンピュ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58164983A JPS6057459A (ja) | 1983-09-09 | 1983-09-09 | シングル・チップ・マイクロ・コンピュ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6057459A true JPS6057459A (ja) | 1985-04-03 |
Family
ID=15803602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58164983A Pending JPS6057459A (ja) | 1983-09-09 | 1983-09-09 | シングル・チップ・マイクロ・コンピュ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6057459A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02310636A (ja) * | 1989-05-25 | 1990-12-26 | Nec Corp | シングルチップマイクロコンピュータ |
| US5137955A (en) * | 1989-06-06 | 1992-08-11 | Toray Industries, Inc. | Propylene polymer film |
| JPH05134892A (ja) * | 1991-11-11 | 1993-06-01 | Nec Corp | マイクロプロセツサ |
-
1983
- 1983-09-09 JP JP58164983A patent/JPS6057459A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02310636A (ja) * | 1989-05-25 | 1990-12-26 | Nec Corp | シングルチップマイクロコンピュータ |
| US5137955A (en) * | 1989-06-06 | 1992-08-11 | Toray Industries, Inc. | Propylene polymer film |
| JPH05134892A (ja) * | 1991-11-11 | 1993-06-01 | Nec Corp | マイクロプロセツサ |
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