JPH01201740A - マイクロプロセッサトレース装置 - Google Patents
マイクロプロセッサトレース装置Info
- Publication number
- JPH01201740A JPH01201740A JP63027094A JP2709488A JPH01201740A JP H01201740 A JPH01201740 A JP H01201740A JP 63027094 A JP63027094 A JP 63027094A JP 2709488 A JP2709488 A JP 2709488A JP H01201740 A JPH01201740 A JP H01201740A
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- Japan
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- trace
- microprocessor
- value
- trigger
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はマイクロプロセッサのデバッグ等に際して用い
られるマイクロプロセッサトレース装置に関するもので
ある。
られるマイクロプロセッサトレース装置に関するもので
ある。
従来の技術
従来のマイクロプロセッサトレース装置としては、例え
ば次のようなものがある。第３図はこの従来のマイクロ
プロセッサトレース装置のブロック図を示すものであり
、１はマイクロプロセッサ、２はマイクロプロセッサｌ
に接続された主記憶である。３はマイクロプロセッサ１
のトレースデータをトレースメモ・りに記憶させるトレ
ースメモリ制御装置、９はマイクロプロセッサ１が出力
するアドレス値、ｌＯはトレースデータ値、１６はトリ
ガアドレスを記憶し出力する第一のレジスタ、１７はト
レースアドレスの範囲を記憶し出力する第二のレジスタ
。１８はレジスタ１６の出力値とプロセッサｌのアドレ
ス値を比較しトリガアドレス検出信号を出力するトリガ
アドレス検出器、１９はレジスタ１７の出力値とプロセ
ッサ１のアドレス値を比較し定められたアドレスの範囲
内かを検出しアドレス範囲検出信号を出力するアドレス
範囲検出器である。２０はレジスタ１６が出力するトリ
ガアドレス値、２１は１７レジスタが出力するアドレス
範囲データ値、２２はトリガアドレス検出器１８が出力
するトリガアドレス検出信号、２３はアドレス範囲検出
器１９が出力するアドレス範囲検出信号である。
ば次のようなものがある。第３図はこの従来のマイクロ
プロセッサトレース装置のブロック図を示すものであり
、１はマイクロプロセッサ、２はマイクロプロセッサｌ
に接続された主記憶である。３はマイクロプロセッサ１
のトレースデータをトレースメモ・りに記憶させるトレ
ースメモリ制御装置、９はマイクロプロセッサ１が出力
するアドレス値、ｌＯはトレースデータ値、１６はトリ
ガアドレスを記憶し出力する第一のレジスタ、１７はト
レースアドレスの範囲を記憶し出力する第二のレジスタ
。１８はレジスタ１６の出力値とプロセッサｌのアドレ
ス値を比較しトリガアドレス検出信号を出力するトリガ
アドレス検出器、１９はレジスタ１７の出力値とプロセ
ッサ１のアドレス値を比較し定められたアドレスの範囲
内かを検出しアドレス範囲検出信号を出力するアドレス
範囲検出器である。２０はレジスタ１６が出力するトリ
ガアドレス値、２１は１７レジスタが出力するアドレス
範囲データ値、２２はトリガアドレス検出器１８が出力
するトリガアドレス検出信号、２３はアドレス範囲検出
器１９が出力するアドレス範囲検出信号である。
以上のように構成された従来のマイクロプロセッサトレ
ース装置においては、マイクロプロセッサ１がプログラ
ムを実行する際、トリガアドレス検出器１８とアドレス
範囲検出器１９はマイクロプロセッサｌが出力するアド
レス値９を入力しトリガアドレス検出器１８はレジスタ
１６が出力するトリガアドレス値２０と比較しトリガア
ドレス検出信号２２を出力する。アドレス範囲検出器１
９はレジスタ１７が出力するアドレス範囲データ値２１
と比較しアドレス範囲検出信号２３を出力する。一方ト
レースメモリ制御装置３はトリガアドレス検出信号２２
を入力するとアドレス範囲検出器１９がイネーブルにな
った時のトレースデータ値１０をトレースメモリに記憶
させる。
ース装置においては、マイクロプロセッサ１がプログラ
ムを実行する際、トリガアドレス検出器１８とアドレス
範囲検出器１９はマイクロプロセッサｌが出力するアド
レス値９を入力しトリガアドレス検出器１８はレジスタ
１６が出力するトリガアドレス値２０と比較しトリガア
ドレス検出信号２２を出力する。アドレス範囲検出器１
９はレジスタ１７が出力するアドレス範囲データ値２１
と比較しアドレス範囲検出信号２３を出力する。一方ト
レースメモリ制御装置３はトリガアドレス検出信号２２
を入力するとアドレス範囲検出器１９がイネーブルにな
った時のトレースデータ値１０をトレースメモリに記憶
させる。
発明が解決しようとする課題
しかしながら上記のような構成ではトリガアドレスの設
定は一点のみでシーケンシャルトリガを掛ける事やトレ
ースの途中でトレース条件を変更することは不可能であ
るという問題点を有していた。
定は一点のみでシーケンシャルトリガを掛ける事やトレ
ースの途中でトレース条件を変更することは不可能であ
るという問題点を有していた。
本発明はかかる点に鑑み、シーケンシャルトリガを掛け
る事やトレースの途中でトレース条件を変更するなど様
々なトレース制御が可能なマイクロプロセッサトレース
装置を提供することを目的とする。。
る事やトレースの途中でトレース条件を変更するなど様
々なトレース制御が可能なマイクロプロセッサトレース
装置を提供することを目的とする。。
課題を解決するための手段
本発明はマイクロプロセッサの出力するデータが各々定
められた条件を満たしていることを検出する複数個の検
出器と、前記検出器のうち特定の検出器が出力する検出
信号を入力し前記検出器全てに各々新な条件を出力する
条件発生器と、前記検出器のうち特定の検出器が出力す
る検出信号の結果により前記マイクロプロセッサのデー
タをトレースメモリに記憶させるトレースメモリ制御装
置とを備えたマイクロプロセッサトレース装置である。
められた条件を満たしていることを検出する複数個の検
出器と、前記検出器のうち特定の検出器が出力する検出
信号を入力し前記検出器全てに各々新な条件を出力する
条件発生器と、前記検出器のうち特定の検出器が出力す
る検出信号の結果により前記マイクロプロセッサのデー
タをトレースメモリに記憶させるトレースメモリ制御装
置とを備えたマイクロプロセッサトレース装置である。
作 用
本発明は前記した構成により、マイクロプロセッサがプ
ログラムを実行する際に、複数の検出器はマイクロプロ
セッサからのデータと条件発生器からのデータを各々人
力比較し検出信号を出力する。前記検出器の出力信号線
のうちある定・められた信号線は条件発生器に接続され
、条件発生器は入力した信号線の結果から出力データの
値を変更する。一方トレースメモリ制御装置は別に定め
られた前記検出器の出力信号線の結果から前記マイクロ
プロセッサからトレースデータを人力しトレースメモリ
に記憶する。以上のようにすれば前記条件発生器が出力
するデータをあらかじめプログラムしておくことにより
シーケンシャルトリガ等の様々なトレース制御が可能に
なる。
ログラムを実行する際に、複数の検出器はマイクロプロ
セッサからのデータと条件発生器からのデータを各々人
力比較し検出信号を出力する。前記検出器の出力信号線
のうちある定・められた信号線は条件発生器に接続され
、条件発生器は入力した信号線の結果から出力データの
値を変更する。一方トレースメモリ制御装置は別に定め
られた前記検出器の出力信号線の結果から前記マイクロ
プロセッサからトレースデータを人力しトレースメモリ
に記憶する。以上のようにすれば前記条件発生器が出力
するデータをあらかじめプログラムしておくことにより
シーケンシャルトリガ等の様々なトレース制御が可能に
なる。
実施例
第１図は本発明のマイクロプロセッサトレース装置の構
成図である。第１図において１はマイクロプロセッサ、
２は主記憶、３はマイクロプロセッサｌのトレース結果
を記憶するトレースメモリ制御装置、４はトリガ条件お
よび各種トレース条件を出力するＲＯＭ、５はマイクロ
プロセッサ１が出力するアドレス値とＲＯＭ４が出力す
るトリガ条件の値からトリガポイントを検出するトリガ
アドレス検出器、６ａはマイクロプロセッサ１が出力す
るアドレス値とＲＯＭ４が出力する上限トレースアドレ
ス値からトレースアドレスの上限値を越えていない事を
示す信号を出力する上限トレースアドレス検出器、６ｂ
はマイクロプロセッサｌが出力するアドレス値とＲＯＭ
４が出力する下限トレースアドレス値からトレースアド
レスの下限値を越えていない事を示す信号を出力する下
限トレースアドレス検出器、７は上限トレースアドレス
検出器６ａと下限トレースアドレス検出器６ｂが出力す
るトレース条件が成立したことを示す信号が全てイネー
ブルになっていることを検出するＡＮＤ回路、８はトリ
ガアドレス検出器５と上限トレースアドレス検出器６ａ
と下限トレースアドレス検出器６ｂとＡＮＤ回路７を含
みトレースメモリ制御装置３にトレースを行なうよう信
号を出力するトレース制御装置、９はマイクロプロセッ
サｌが出力するアドレス値、１０はトレースメモリに記
憶させるトレースデータ、１１はトリガアドレス検出信
号、１２はトリガアドレス値、１３ａは上限トレースア
ドレス値、１３ｂは下限トレースアドレス値、１４ａは
上限アドレス範囲内検出信号、１４ｂは下限アドレス範
囲内検出信号、１５はトレースイネーブル信号である。
成図である。第１図において１はマイクロプロセッサ、
２は主記憶、３はマイクロプロセッサｌのトレース結果
を記憶するトレースメモリ制御装置、４はトリガ条件お
よび各種トレース条件を出力するＲＯＭ、５はマイクロ
プロセッサ１が出力するアドレス値とＲＯＭ４が出力す
るトリガ条件の値からトリガポイントを検出するトリガ
アドレス検出器、６ａはマイクロプロセッサ１が出力す
るアドレス値とＲＯＭ４が出力する上限トレースアドレ
ス値からトレースアドレスの上限値を越えていない事を
示す信号を出力する上限トレースアドレス検出器、６ｂ
はマイクロプロセッサｌが出力するアドレス値とＲＯＭ
４が出力する下限トレースアドレス値からトレースアド
レスの下限値を越えていない事を示す信号を出力する下
限トレースアドレス検出器、７は上限トレースアドレス
検出器６ａと下限トレースアドレス検出器６ｂが出力す
るトレース条件が成立したことを示す信号が全てイネー
ブルになっていることを検出するＡＮＤ回路、８はトリ
ガアドレス検出器５と上限トレースアドレス検出器６ａ
と下限トレースアドレス検出器６ｂとＡＮＤ回路７を含
みトレースメモリ制御装置３にトレースを行なうよう信
号を出力するトレース制御装置、９はマイクロプロセッ
サｌが出力するアドレス値、１０はトレースメモリに記
憶させるトレースデータ、１１はトリガアドレス検出信
号、１２はトリガアドレス値、１３ａは上限トレースア
ドレス値、１３ｂは下限トレースアドレス値、１４ａは
上限アドレス範囲内検出信号、１４ｂは下限アドレス範
囲内検出信号、１５はトレースイネーブル信号である。
以上のように構成されたこの実施例について、以下にそ
の動作を説明する。
の動作を説明する。
ＲＯＭ４は第２図のようにデータが格納され、はじめは
トリガアドレスＡがトリガアドレス検出器５に上限トレ
ースアドレスＡが上限トレースアドレス検出器６ａに下
限トレースアドレスＡが下限、トレースアドレス検出器
６ｂに各々出力される。
トリガアドレスＡがトリガアドレス検出器５に上限トレ
ースアドレスＡが上限トレースアドレス検出器６ａに下
限トレースアドレスＡが下限、トレースアドレス検出器
６ｂに各々出力される。
そしてマイクロプロセッサｌがプログラムを実行する際
に、上限トレースアドレス検出器６ａと下限トレースア
ドレス検出器６ｂはマイクロプロセッサｌからアドレス
値９とＲＯＭ４から入力した値を各々比較し上限アドレ
ス範囲内検出信号１４ａと下限アドレス範囲内検出信号
１４ｂを出力する。ＡＮＤ回路７は上限アドレス範囲内
検出信号１４ａと下限アドレス範囲内検出信号１４ｂの
論理積をとりトレースメモリ制ｙＩ装置３に対してトレ
ースイネーブル信号１５を出力する。トレースメモリ制
御装置３はトレースイネーブル信号１５を人力するとマ
イクロプロセッサ１からのトレースデータ１０をメモリ
に記憶する。またトリガアドレス検出器５はマイクロプ
ロセッサ１からアドレス値９とＲＯＭ４から人力した値
を比較しトリガアドレス検出信号１１を出力する。検出
信号１１が出力されるとＲＯＭ４は新にトリガアドレス
Ｂと上限トレースアドレスＢと下限トレースアドレスＢ
を各々トリガアドレス検出器５と上限トレースアドレス
検出器６ａと下限トレースアドレス検出器６ｂを出力す
る。
に、上限トレースアドレス検出器６ａと下限トレースア
ドレス検出器６ｂはマイクロプロセッサｌからアドレス
値９とＲＯＭ４から入力した値を各々比較し上限アドレ
ス範囲内検出信号１４ａと下限アドレス範囲内検出信号
１４ｂを出力する。ＡＮＤ回路７は上限アドレス範囲内
検出信号１４ａと下限アドレス範囲内検出信号１４ｂの
論理積をとりトレースメモリ制ｙＩ装置３に対してトレ
ースイネーブル信号１５を出力する。トレースメモリ制
御装置３はトレースイネーブル信号１５を人力するとマ
イクロプロセッサ１からのトレースデータ１０をメモリ
に記憶する。またトリガアドレス検出器５はマイクロプ
ロセッサ１からアドレス値９とＲＯＭ４から人力した値
を比較しトリガアドレス検出信号１１を出力する。検出
信号１１が出力されるとＲＯＭ４は新にトリガアドレス
Ｂと上限トレースアドレスＢと下限トレースアドレスＢ
を各々トリガアドレス検出器５と上限トレースアドレス
検出器６ａと下限トレースアドレス検出器６ｂを出力す
る。
以上のように本実施例によれば、トリガアドレス値と上
限トレースアドレス値と下限トレースアドレス値を出力
しトリガアドレス検出信号を入力すると新なトリガアド
レス値と上限トレースアドレス値と下限トレースアドレ
ス値を出力するＲＯＭ４を設けることにより、トリガア
ドレスＡがプロセッサｌから出力されるまではトレース
メモリに、Ｌ限トレースアドレスＡ以下下限トレースア
ドレスへ以上のトレースデータが書き込まれトリガアド
レスＢがプロセッサｌから出力されるまではトレースメ
モリに上限トレースアドレスＢ以下下限トレースアドレ
スＢ以上のトレースデータが書き込まれるというように
トレースの途中でトレース条件を変更することができる
。
限トレースアドレス値と下限トレースアドレス値を出力
しトリガアドレス検出信号を入力すると新なトリガアド
レス値と上限トレースアドレス値と下限トレースアドレ
ス値を出力するＲＯＭ４を設けることにより、トリガア
ドレスＡがプロセッサｌから出力されるまではトレース
メモリに、Ｌ限トレースアドレスＡ以下下限トレースア
ドレスへ以上のトレースデータが書き込まれトリガアド
レスＢがプロセッサｌから出力されるまではトレースメ
モリに上限トレースアドレスＢ以下下限トレースアドレ
スＢ以上のトレースデータが書き込まれるというように
トレースの途中でトレース条件を変更することができる
。
尚、上限アドレス範囲内検出信号１４ａと下限アドレス
範囲内検出信号１４ｂが同時に成立しないようにＲＡＭ
４上限トレースアドレスと下限トレースアドレス値を設
定する。例えば第二図の上限トレースアドレスへの値を
下限トレースアドレスＡより小さい値にし上限トレース
アドレスＢの値も同じように下限トレースアドレスＢよ
り小さい値にする。すると、トレースメモリにはトリガ
アドレスＡ後に現れたトリガアドレスＢからトリガーア
ドレスＣまで上限トレースアドレスＣ以下下限トレース
アドレスＣ以上のトレースデータが書き込まれるという
ようにシーケンシャルトリガによるトレースを実現する
ことができる。
範囲内検出信号１４ｂが同時に成立しないようにＲＡＭ
４上限トレースアドレスと下限トレースアドレス値を設
定する。例えば第二図の上限トレースアドレスへの値を
下限トレースアドレスＡより小さい値にし上限トレース
アドレスＢの値も同じように下限トレースアドレスＢよ
り小さい値にする。すると、トレースメモリにはトリガ
アドレスＡ後に現れたトリガアドレスＢからトリガーア
ドレスＣまで上限トレースアドレスＣ以下下限トレース
アドレスＣ以上のトレースデータが書き込まれるという
ようにシーケンシャルトリガによるトレースを実現する
ことができる。
発明の詳細
な説明したように、本発明によれば、トレースの途中で
トレース条件を変更する事やシーケンシャルトリガを掛
けるなど様々なトレース制御が可能になりその実用的効
果は大きい。
トレース条件を変更する事やシーケンシャルトリガを掛
けるなど様々なトレース制御が可能になりその実用的効
果は大きい。
第１図は本発明の一実施例におけるマイクロプロセッサ
トレース装置の構成を示すブロック図、第２図は同実施
例におけるＲＯＭの記憶内容を説明する説明図、第３図
は従来のマイクロプロセッサトレース装置の構成を示す
ブロック図である。 ｌ・・・マイクロプロセッサ、２・・・主記憶、３・・
・トレースメモリ制御装置、４・・・ＲＯＭ、５．１８
・・・トリガアドレス検出器、６ａ・・・上限トレース
アドレス検出器、６ｂ・・・下限トレースアドレス検出
器、７・・・ＡＮＤ回路、８・・・トレース制御装置、
９・・・アドレス値、１０・・・トレースデータ値、ｌ
ｌ、２２・・・トリガアドレス検出信号、１２．２０・
・・トリガアドレス値、 １３ａ・・・上限トレースアドレス値、１３ｂ・・・下
限トレースアドレス値、１４ａ・・・上限アドレス範囲
内検出信号、１４ｂ・・・下限アドレス範囲内検出信号
、１５・・・トレースイネーブル信号、 １６．１７・・・レジスタ、 １９・・・アドレス範囲検出器、 ２１・・・アドレス範囲データ値、 ２３・・・アドレス範囲検出信号。 代理人の氏名 弁理士 中尾敏男 はか１名第１図
トレース装置の構成を示すブロック図、第２図は同実施
例におけるＲＯＭの記憶内容を説明する説明図、第３図
は従来のマイクロプロセッサトレース装置の構成を示す
ブロック図である。 ｌ・・・マイクロプロセッサ、２・・・主記憶、３・・
・トレースメモリ制御装置、４・・・ＲＯＭ、５．１８
・・・トリガアドレス検出器、６ａ・・・上限トレース
アドレス検出器、６ｂ・・・下限トレースアドレス検出
器、７・・・ＡＮＤ回路、８・・・トレース制御装置、
９・・・アドレス値、１０・・・トレースデータ値、ｌ
ｌ、２２・・・トリガアドレス検出信号、１２．２０・
・・トリガアドレス値、 １３ａ・・・上限トレースアドレス値、１３ｂ・・・下
限トレースアドレス値、１４ａ・・・上限アドレス範囲
内検出信号、１４ｂ・・・下限アドレス範囲内検出信号
、１５・・・トレースイネーブル信号、 １６．１７・・・レジスタ、 １９・・・アドレス範囲検出器、 ２１・・・アドレス範囲データ値、 ２３・・・アドレス範囲検出信号。 代理人の氏名 弁理士 中尾敏男 はか１名第１図
Claims (1)
- マイクロプロセッサの出力するデータが各々定められた
条件を満たしていることを検出する複数個の検出器と、
前記検出器のうち特定の検出器が出力する検出信号を入
力し前記検出器全てに各々新たな条件を出力する条件発
生器と、前記検出器のうち特定の検出器が出力する検出
信号の結果により前記マイクロプロセッサのデータをト
レースメモリに記憶させるトレースメモリ制御装置とを
備えたことを特徴とするマイクロプロセッサトレース装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63027094A JPH01201740A (ja) | 1988-02-08 | 1988-02-08 | マイクロプロセッサトレース装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63027094A JPH01201740A (ja) | 1988-02-08 | 1988-02-08 | マイクロプロセッサトレース装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01201740A true JPH01201740A (ja) | 1989-08-14 |
Family
ID=12211493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63027094A Pending JPH01201740A (ja) | 1988-02-08 | 1988-02-08 | マイクロプロセッサトレース装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01201740A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1083326A (ja) * | 1996-05-01 | 1998-03-31 | Internatl Business Mach Corp <Ibm> | トレース・データ収集方法およびコンピュータ読み取り可能コード |
| US6467083B1 (en) | 1998-09-30 | 2002-10-15 | Nec Corporation | Debugging system for computer program, method for checking target program and information storage medium for storing checking program |
| JP2005301616A (ja) * | 2004-04-09 | 2005-10-27 | Ricoh Co Ltd | デバッグシステム |
| WO2007099273A1 (en) * | 2006-03-03 | 2007-09-07 | Arm Limited | Monitoring values of signals within an integrated circuit |
| US7937535B2 (en) | 2007-02-22 | 2011-05-03 | Arm Limited | Managing cache coherency in a data processing apparatus |
| US8099556B2 (en) | 2005-09-13 | 2012-01-17 | Arm Limited | Cache miss detection in a data processing apparatus |
-
1988
- 1988-02-08 JP JP63027094A patent/JPH01201740A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1083326A (ja) * | 1996-05-01 | 1998-03-31 | Internatl Business Mach Corp <Ibm> | トレース・データ収集方法およびコンピュータ読み取り可能コード |
| US6467083B1 (en) | 1998-09-30 | 2002-10-15 | Nec Corporation | Debugging system for computer program, method for checking target program and information storage medium for storing checking program |
| JP2005301616A (ja) * | 2004-04-09 | 2005-10-27 | Ricoh Co Ltd | デバッグシステム |
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| WO2007099273A1 (en) * | 2006-03-03 | 2007-09-07 | Arm Limited | Monitoring values of signals within an integrated circuit |
| US8185724B2 (en) | 2006-03-03 | 2012-05-22 | Arm Limited | Monitoring values of signals within an integrated circuit |
| US7937535B2 (en) | 2007-02-22 | 2011-05-03 | Arm Limited | Managing cache coherency in a data processing apparatus |
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