JPH02148230A - 演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は実行プログラムのデバッグ・トレースを容易と
した演算処理装置に関するものである。

従来の技術 第２図は従来の演算処理装置の構成を示すものであり、
２は現在実行中の命令アドレスを保持する実行命令先頭
アドレスレジスタ、７はバス制御装置、９はメモリ、１
１は実行命令アドレスバス、１３はデータバス、１４は
外部バス、１５はメモリバス、２１はバス制御装置にバ
スサイクルを起動させるバスサイクル要求信号、２２は
現在実行中の命令アドレスからブレークポイントを検出
するブレークポイント検出装置、２３はブレークポイン
ト検出装置２２からブレークポイント発生信号を入力し
バス制御装置７を制御するスタック退避制御装置、２４
はブレークポイント発生信号である。

以上のように構成された従来の演算処理装置において、
ブレークポイント検出装置２２はブレークポイントを現
在実行中の命令アドレスで検出するとブレークポイント
発生信号２４を出力する。

スタック退避制御装置２３はブレークポイント発生信号
２４を入力した場合バス制御装置７にバスサイクルを１
度起動させて実行命令先頭アドレスレジスタ２の値をメ
モリ７に記録する。

発明が解決しようとする課題 しかしながら上記のような構成では、第３図に示すプロ
グラム列を例として説明すると１００番地と２００番地
にｒＪＭＰ　＃３００Ｊという命令があり３００番地で
ブレークが掛かるようにブレークアドレスを設定してお
く。この場合ブレークポイントを！命令途中の例外」と
する演算処理装置では３００番地でブレーク処理に移行
するとメモリにはブレーク処理後に復帰する３００番地
のみ記録され、ブレークポイントを「命令途中の例外」
としない演算処理装置では３０１番地のみ記録する。

どちらの演算処理装置でもデバッガは３００番地にどこ
から分岐してきたか判定できずデバッグ処理拳トレース
処理に多大な労力と時間を要するという問題点を有して
いた。

本発明はかかる点に鑑み、分岐直後の分岐先命令でブレ
ークが掛かる場合は、分岐命令のアドレスもメモリに記
録しておきブレーク処理でデバッガが分岐元を容易に判
定できプログラムのデバッグ・トレース等の簡略化が可
能な演算処理装置を提供することを目的とする。

課題を解決するための手段 本発明は現在実行中の命令の先頭アドレスを保持する実
行命令先頭アドレスレジスタと、次命令の先頭アドレス
を保持する次命令先頭アドレスレジスタと、ブレークポ
イントを発生すべきひとつまたは複数のアドレスを次命
令アドレスから検出するブレークポイント検出装置と、
現在実行中の命令が分岐命令か否かを判定する分岐命令
検出装置と、前記ブレークポイント検出装置から次命令
でブレークポイントが発生した事を示す次命令ブレーク
ポイント発生信号を入力し前記実行命令先頭アドレスレ
ジスタと前記次命令先頭アドレスレジスタの制御を行う
レジスタ制御装置と、前記実行命令先頭アドレスレジス
タの出力値と前記次命令先頭アドレスレジスタの出力値
を選択するセレクタと、前記セレクタの出力値とバスを
接続するバス制御装置と、前記分岐命令検出装置から現
在実行中の命令が分岐命令である事を示す分岐命令検出
信号と前記ブレークポイント検出装置から次命令ブレー
クポイント発生信号を入力し前記セレクタと前記バス制
御装置を制御、するスタック退避制御装置とを備えた演
算処理装置である。

作　　　用 本発明は前記した手段により、実行命令が分岐命令でさ
らに次命令の分岐先命令でブレークポイント発生する場
合メモリにブレークポイント発生する分岐先命令の命令
アドレスと分岐命令アドレスを記録する。そのためデバ
ッガは分岐がどの分岐命令から生じたか容易に解析でき
プログラムの実行状態の把握がしやすくプログラムのデ
バッグ・トレース等の簡略化が可能となる。

実施例 第１図は本発明の演算処理装置の構成図である。

第１図において１は次命令の先頭アドレスを保持する次
命令先頭アドレスレジスタ、２は現在実行中の命令のア
ドレスを保持する実行命令アドレスレジスタ、３は次命
令のアドレスからブレークポイントを検出するブレーク
ポイント検出装置、４はブレークポイント検出装置３が
出力する次命令ブレークポイント発生信号を入力し次命
令先頭アドレスバスクエと実行命令アドレスレジスタ２
を制御するレジスタ制御装置、５は次命令先頭アドレス
レジスタ１の出力値及び実行命令アドレスレジスタ２の
出力値を選択するセレクタ、６は現在実行中の命令が分
岐命令か否かを検出する分岐命令検出装置、７はバス制
御装置、８はブレークポイント検出装置３から次命令ブ
レークポイント発生信号と分岐命令検出装置６から分岐
命令検出信号を入力しセレクタ５とバス制御装置７を制
御するスタック退避制御装置、９はメモリ、１０は次命
令アドレスバス、１１は実行命令アドレスノイス、１２
は命令アドレスバス、１３はデータノくス、１４は外部
バス、１５はメモリバス、１６は次命令ブレークポイン
ト発生信号、１７は次命令先頭アドレスレジスタ１のラ
ッチイネーブル信号、１８は実行命令先頭アドレスレジ
スタ２のラッチイネーブル信号、１９は分岐命令検出信
号、２０はセレクタ５の制御信号、２１はバス制御装置
７にバスサイクルを起動させるバスサイクル要求信号で
ある。

以上のように構成された本実施例について、以下その動
作を説明する。

レジスタ制御装置４は実行命令先頭アドレスレジスタ２
には現在実行されている命令の先頭アドレスを保持させ
て次命令先頭アドレスレジスタ１には次に実行される命
令の先頭アドレスを保持させる。ここで次命令アドレス
でブレークポイントが発生したことをブレークポイント
検出装置３により検出されると、レジスタ制御装置は次
命令ブレークポイント発生信号１６によりラッチイネー
ブル信号１７と１８をインアクティブにして次命令先頭
アドレスレジスタ１及び実行命令先頭アドレスレジスタ
２の値を保持させつづける。さらにスタック退避制御装
置８は次命令ブレークポイント発生信号１６を入力する
と現在実行中の命令が分岐命令か否かを判定する分岐命
令検出装置の出力する分岐命令検出信号１９から現在実
行中の命令が分岐命令であるかを識別し、分岐命令でな
い場合セレクタ制御信号２０によりセレクタ５に次命令
アドレスバス１０の値を選択させバスサイクル要求信号
２１によりバス制御装置７にバスサイクルを１度起動さ
せその時命令アドレスバス１２が出力している次命令先
頭アドレスレジスタ１の値を第４図のようにメモリ９に
記録する。また反対に現在実行中の命令が分岐命令であ
る場合セレクタ制御信号２０によりセレクタ５に次命令
アドレスバス１０の値と実行命令アドレスバス１１の値
を交互に選択させバスサイクル要求信号２１によりバス
制御装置７にバスサイクルを２度起動させその時命令ア
ドレスバス１２が出力している次命令先頭アドレスレジ
スタ１の値と実行命令先頭アドレスレジスタ２の値を第
５図もしくは第６図のようにメモリ９に記録する。

なお、第１の実施例において実行中の命令が分岐命令で
ない場合バス制御装置７にバスサイクルを１度起動して
次命令先頭アドレスレジスタ１の値を記録するとしてい
るが、バスサイクルを２度起動して次命令先頭アドレス
レジスタ１の値を第７図のように２度記録するとしても
よい。

発明の詳細 な説明したように、本発明によれば、分岐先命令でブレ
ークを掛けてもデバッガはブレークが掛かった命令がど
の分岐命令から分岐してきたかを容易に把握するこ七が
でき、プログラムのデバッグ・トレース等の簡略化が可
能となりその実用的効果は大きい。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は従来の示す構成図、第３図は従来の演算処理装置
の問題点を説明するプログラムフロー図、第４図〜第７
図は前記実施例で使用するメモリのメモリマツプである
。 １・・・次命令先頭アドレスレジスタ、２・・・実行命
令先頭アドレスレジスタ、３・・・ブレークポイント検
出装置、 ４・・・レジスタ制御装置、５・・・セレクタ、６・・
・分岐命令検出装置、７・・・バス制御装置、８・・・
スタック退避制御装置、９・・・メモリ、１０・・・次
命令アドレスバス、 １１・・・実行命令アドレスバス、 １２・・・命令アドレスバス、１３・・・データバス、
１４・・・外部ハス、１５・・・メモリバス、１６・・
・次命令ブレークポイント発生信号、１７．１８・・・
ラッチイネーブル信号、１９・・・分岐命令検出信号、 ２０・・・セレクタ制御信号、 ２１・・・バスサイクル要求信号。 代理人の氏名　弁理士　粟野重孝 ほか１名 第 図 ズモ１ノ

Claims (1)

【特許請求の範囲】
1. 現在実行中の命令の、先頭アドレスを保持する実行命令
   先頭アドレスレジスタと、次命令の先頭アドレスを保持
   する次命令先頭アドレスレジスタと、ブレークポイント
   を発生すべきひとつまたは複数のアドレスを次命令アド
   レスから検出するブレークポイント検出装置と、現在実
   行中の命令が分岐命令か否かを判定する分岐命令検出装
   置と、前記ブレークポイント検出装置から次命令でブレ
   ークポイントが発生した事を示す次命令ブレークポイン
   ト発生信号を入力し前記実行命令先頭アドレスレジスタ
   と前記次命令先頭アドレスレジスタの制御を行うレジス
   タ制御装置と、前記実行命令先頭アドレスレジスタの出
   力値と前記次命令先頭アドレスレジスタの出力値を選択
   するセレクタと、前記セレクタの出力値とバスを接続す
   るバス制御装置と、前記分岐命令検出装置から現在実行
   中の命令が分岐命令である事を示す分岐命令検出信号と
   前記ブレークポイント検出装置から次命令ブレークポイ
   ント発生信号を入力し前記セレクタと前記バス制御装置
   を制御するスタック退避制御装置とを有し、前記ブレー
   クポイント検出装置が次命令ブレークポイント発生信号
   を出力した場合、前記スタック退避制御装置は前記分岐
   命令検出装置の出力する分岐命令検出信号から現在実行
   中の命令が分岐命令と判定した時には、メモリに前記実
   行命令先頭アドレスレジスタの出力値と前記次命令先頭
   アドレスレジスタ出力値の２値を格納することを特徴と
   する演算処理装置。