JPH01202955A

JPH01202955A - モデム装置

Info

Publication number: JPH01202955A
Application number: JP63026660A
Authority: JP
Inventors: Tatsuya Yaguchi; 達也矢口
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1988-02-09
Filing date: 1988-02-09
Publication date: 1989-08-15

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明はデータ通信に広く使われているモデム装置に関
し、例えば全二重通信可能なＦＳＸモデム装置に関する
ものである。

［従来の技術］コンピュータ間を通信媒体、例えば一般公衆回線を介し
て互いに接続し、データ通信を行なうコンピュータネッ
トワークシステムが一般に用いられるようになってきた
。この場合に、コンピュータ間を接続する通信媒体とし
て殆どアナログ回線である一般公衆回線または専用回線
を使用している。このため、コンピュータの処理形態で
あるデジタル信号データを一般公衆回線等を介して伝送
する場合、デジタル信号を所望のアナログ信号に変換し
たりその逆変換を行なう変復調装置（モデム装置）が必
要になる。

このモデム装置の一般的構成の概要を第４図に示す。図
中、点線で囲んだ部分がモデム装置のなかでＤＳＰ　（
デジタル信号処理用プロセッサ）で構成される部分であ
る。

先ず送信側の構成を説明する。図中ｉｏｏは本モデム装
置に接続されるファクシミリ装置等の送信端末、１０１
は周波数シンセサイザ（ＶＣＯ）であり、例えば２値Ｆ
ＳＫの場合には、送信端末１００からの２値信号“Ｏ”
または°゛１”の信号に対応した２つの異なる周波数を
割り当て、入力に対応して２つの周波数の内の１つを選
択して出力するように構成されている発振器である。

１０２はＤ／Ａ変換器であり、離散信号を連続信号に変
換する。１０３はローパスフィルタであり、不要な高周
波成分が回線に濡れるのを防いでいる。１０４は回り込
み防止回路であり、全二重通信の際に送信信号が受信側
に回り込むのを防止する為の回路である。１０５は伝送
路とのインタフェースを司るＮＣＵ　（網制御装置）で
あり、ＮＣＵ１０５を介して伝送路とこのモデム装置と
が接続されている。

次に受信側の構成について説明する。伝送路を通過して
きた送信側装置よりの信号は、ＮＣＵ１０５によりモデ
ム装置内に取り込まれ、　回り込み防止回路１０４で分
離されバンドパスフィルタ１０６に送られる。そしてバ
ンドパスフィルタ１０６よってガウス雑音等の不要成分
が取り除かれＡＧＣ回路１．０７に入力される。ここで
は出力が常に一定になる様に内蔵する増幅器のゲインが
調節される。引き続いて、ＡＧＣ回路１０７の出力はＡ
／Ｄ変換器１０８により離散信号に変換され、リミッタ
１０９で完全に振幅変動を除去して２次ＤＰＬＬ回路１
１０に入力される。２次ＤＰＬＬ回路１１０の出力が周
波数情報となり、ここで送信側のＶＣＯ１０１により２
値信号に対応して出力された周波数が“０”かまたは“
１”のどちらに対応するかが判定され、“Ｏ”′かまた
は“１°゛の２値信号に変換して受信端末１１１に転送
される。

ここで第５図を用いて、実際の送信側の回路構成につい
て説明する。

図中２００は乗算器であり入力信号Ｓ　（ＮＴ）はここ
で０１倍される。

２０１．２０２は加算器、Ｃ２は定数、２０３はＴ秒の
遅延を持つ遅延器である。

なお、２０４は同図中Ｙ　（ＮＴ）を引数とし、その余
弦値を出力するよう構成された演算回路である。

次に上述したＶＣＯ１０１におけるＦＳＫ変調部の動作
原理を数式を用いて以下に説明する。

まず一般に、ＶＣＯ１０１の人力５（ｎＴ）と出力周波
数Ｗの間にはＷ−Ｗ、　＝　（Ｃ−Ｓ）なる関係がある
。ここでＷ。はＶＣＯの自走角周波数、Ｃは定数である
。

出力信号の位相をψとすると従ってψ＝　ｉ　　（ＣＳ＋ＷＯ）ｄｔである。

これらの演算は、実際にはデジタル信号処理プロセッサ
により行なわれるので、離散域で出力信号の位相ψを求
めると次のようになる。

ψ（ｎＴ）＝Ｔ　　’Ｘ　　［ＣＳ　（ＩＴ）＋ｗ、］
＝　Ｃ＋　　Ｓ　　（ｎ　Ｔ　）　　＋　Ｃ２＋ψ　［
（ｎ−１）’ｒ］ここで、Ｃ，＝ＣＴ、Ｃ２＝ｗｏ　Ｔ
とおいた。

上式ψ（ｎＴ）　＝　Ｃｐｓ（ｎＴ）　＋　Ｃ２＋ψ［
（ｎ−１）ＴＩを実行するのが前述の第５図で表わされ
るＦＳＸ変調回路である。

続いて、第６図を用いて、実際の受信側の回路構成につ
いて説明する。

同図中、３００，３０１は乗算器、３０２゜３０５．３
０６は加算器、３０３，３０８はＴ秒遅延器、Ｋｚ　、
Ｃｓ　、Ｃ４は各部に与えられる定数である。

また、３０６は同図中Φ（ｎＴ）を引数とし、その正弦
値を出力するような演算回路である。

ここで３０１，３０２．３０３によりＤＰＬＬの１次ル
ープフィルタを構成し、３０４，３０５゜３０６．３０
８でＶＣＯを構成しており、全体として２次ＤＰＬＬ回
路として動作する。

次に上述したＦＳＫ復調部の動作原理を数式を用いて以
下に説明する。

まず、ｆ　（ｎＴ）　＝　ＣＯ３ψ（ｎＴ）　。

ｇ　（ｎＴ）　＝Ｓｉｎφ（ｎＴ）とおくと、掛算器３
００の出力θ（ｎＴ）は次のように表わされる。

θ　（ｎｔ）　＝ｆ　（ｎｔ）＝Ｓｉｎ［ψ（ｎｔ）　−ｔｔｒ　（ｎＴ）］＋Ｓｉｎ
［ψ（ｎＴ）　十φ（ｎｔ）　］上記の式中、第一項は
その引数の値が°゛０”に近い時には、Ｓｉｎ［ψ（ｎＴ）−φ（ｎＴ）　］　”Ｆψ（ｎＴ）
−φ（ｎＴ）で近似でき、第二項はキャリアの２倍高調
波成分であり、後続の１次ループフィイルタによって抑
圧される。１次ループフィイルタは伝達関数がＦ（ｚ）
＝□で表わされる。

１　　Ｋ２Ｚ−’ 続いて、ＶＣＯの出力φ（ｎＴ）は φ　（ｎＴ）・　Ｃ３［ψ　（ｎＴ）−φ　（ｎＴ）］
＋Ｃ４＋　φ　［（ｎ−１）ＴＩで表わされ、掛算器３
００の出力ψ（ｎＴ）−φ（ｎＴ）に比例した大きさの
信号φ（ｎＴ）が出力される。

従って位相差ψ（ｎＴ）−φ（ｎＴ）、即ち到来信号の
位相ψ（ｎＴ）と帰還信号の位相φ（ｎＴ）との差が正
であればｖＣＯの出力位相は大きくなり、また逆に負で
あれば小さくなり、常に到来信号の位相に追随する様に
構成されている。従って、１次ループフィルタの出力γ
（ｎＴ）は離散系における位相の微分でありＦＳＸ信号
が復調できることになる。

［発明が解決しようとしている課題］しかしながら、上記従来例では、ＦＳＸ復調部のＤＰＬ
Ｌ回路内部のループフィルタとして１次のローパスフィ
ルタを設けた構成であり、第４図に示した様に全２重通
信を行なうための専用の回り込み防止回路１０４が必要
であった。この回路は構成も複雑であり、その動作も他
と異なるものであり、半２重通信の場合に比べてコスト
高が避けられなかった。また、モデム装置の省スペース
化の大きな障害ともなっていた。

［課題を解決するための手段］本発明は上述の課題を解決することを目的として成され
たもので、上述の課題を解決する為に以下の構成を備え
る。

即ち、ＦＳＸ復調部のＤＰＬＬ回路内部のループフィル
タとして少なくとも２次のローパスフィルタを設ける。

［作用］以上の構成を備えることにより、従来の如き回り込み防
止回路なしで全２重通信を可能にしたものである。

［実施例］以下、本発明に係る一実施例を図面を参照して以下に説
明する。

第１図は本実流側ＦＳＸモデム装置のブロック図、第２
図は本実施例のＤＰＬＬの詳細回路図、第３図は本実施
例の制御フローチャートである。

先ず、第１図を参照して本実施例のＦＳＫモデム装置の
構成を説明する。

近来、モデムの様なディジタル信号処理を行なう装置に
おいては、小型及び汎用性が高い等の理由からディジタ
ル信号処理プロセッサ（以下ＤＳＰと略す）が使用され
ることが多い。この為、本発明に係る一実施例もＤＳＰ
により構成した例を以下説明する。しかし、本発明はＤ
ＳＰに限るものではなく、ハードウェアで作成したもの
でもアルゴリズムは同等であり、効果は全く変わらない
。

図中、第４図と同様構成には同一番号を付し、その詳細
説明を省略する。

第１図において、２１０は全２重通信の際の他チャンネ
ルからの（届れ、ならびに、位相比較器出力の２次高調
波を除去する為に２次ＤＰＬＬ回路のかわりに３次ＤＰ
ＬＬ回路を用い、高調波成分を十分に抑圧できる様にし
た３次ＤＰＬＬ回路である。また第４図中の周り込み防
止回路１０４は省略されている。

次に第１図の３次ＤＰＬＬ２１０の詳細を第２図を参照
して説明する。

ここで５０２〜５０６によりＤＰＬＬの２次ローパスフ
ィルタを構成し、５０８〜５１１でＶＣＯを構成してお
り、全体として３次ＤＰＬＬ回路として動作する。

なお、５００，５０１，５０４，５０７は乗算器、５０
２，５０５．’５０８，５０９は加算器、５０３．５０
６，５１０はＴ秒遅延器、ｋ１８に２は２次ローパスフ
ィルタのカットオフ周波数を決定する為の定数、Ｃ３，
Ｃ４はＶＣＯにおける定数である。

ここで、定数に＋　、ｋｇは位相比較器としての作用を
行なっている乗算器５００の出力θ（ｎ）に含まれる高
調波成分を十分に抑圧できる値に設定する。

この様に、ＤＰＬＬ２１０を２次のローパスフィルタを
備える３次ＤＰＬＬとすることにより、第４図の如き回
り込み防止回路１０４を具備することなく、全２重通信
が可能となる。

以上の構成を備える本実施例のＤＳＰ部の全２重通信時
の制御動作を第３図のフローチャートな参照して以下に
説明する。

ステップ６００ではＡ／Ｄ、Ｄ／Ａ変換器で決定される
サンプリング周期毎にＦＳＸ信号を送出し、ステップ６
０１に進む。ステップ６０１ではＦＳＫ信号が到来した
かどうかを判定し、ＦＳＸ信号が到来したらステップ６
０２に進み、ＦＳＫ信号が到来しなければステップ６０
３に進む。

ステップ６０２では到来したＦＳＸ信号の復調処理を実
行してステップ６０３に進む。ステップ６０３では所定
のサンプリング周期が経過したか否かを監視しており、
所定のサンプリング周期が経過したならばステップ６０
０に戻り、そうでなければ所定のサンプリング周期が経
過するまで待つ。

以上の一連の制御動作により、全２重通信が実行される
。

［他の実施例］以上説明した実施例では、全２重通信を２次のローパス
フィルタを有する３次のＤＰＬＬ回路で構成する例につ
いて説明したが、２次のローパスフィルタでなく、さら
に高次のローパスフィルタを使用することも本発明の範
囲に含まれるものである。このように構成することによ
り、より一層の高調波成分抑圧効果が得られる。

なお、最近はＤＳＰも改善され、ＣＰＵが無くともＤＳ
Ｐだけで済ますこともでき、この様な場合にはＤＳＰと
アナログＩＣだけの構成とすることができる。

以上説明した如く本実施例の全２重ＦＳＸモデムによれ
ば、次に述べる効果を挙げることができる。

従来の、ＤＰＬＬ回路に使用されていた１次ローパスフ
ィルタのかわりに高次のローパスフィルタを使用するこ
とにより、全２重通信の為の回り込み防止回路が不要と
なる。

このため、極めて簡単な構成で全２重ＦＳＸモデムが実
現できる。

また、部品点数減少によるコストダウンが図れる。

更に、これらの効果が得られる結果、より一層のモデム
の小形化が図れる。

［発明の効果］以上説明した如く本発明によれば、簡単な構成の追加の
みで、容易に全２重通信が可能なモデム装置ができ、小
型、かつ低価格とすることができる。

【図面の簡単な説明】

第１図は本発明に係る一実施例のブロック構成図、第２図は第１図の受信側のＤＰＬＬ回路を模式的に表わ
した図、第３図は本実施例モデムの動作フローチャート、第４図は一般的な全２重モデムのブロック構成図、第５図は第４図の送信側周波数シンセサイザ回路を模式
的に表わした図、第６図は第４図の受信側ＤＰＬＬ回路を模式的に表わし
た図である。図中１００・・・送信端末、１０１・・・周波数シンセ
サイザ、１０２・・・Ｄ／Ａ変換器、１０３・・・ロー
パスフィルタ、１０４・・・回り込み防止回路、１０５
・・・ＮＣＵ、１０６・・・バンドパスフィルタ、１０
７・Ａ　Ｇ　Ｃ回路、１０８・Ａ／Ｄ変換器、１０９・
ＩＪ　ミ’／　夕、１１０，２１０・ＤＰＬＬ回路、１
１１　・・・受信端末、２００，３００，３０１゜３０
７．５００，５０．１，５０４，５０７・・・乗算器、
２０１，２０２，３０２，３０５，３０６゜５０２．５
０５，５０８，５０９・・・加算器、２０３、　３０３
．　３０８，５０３．　５０６゜５１０・・・Ｔ秒遅延
器である。特許出願人　　　キャノン株式会社第２図第３図

Claims

【特許請求の範囲】復調部をＤＰＬＬ回路を含む構成とし、該ＤＰＬＬは少なくとも二次のローパスフィルタを含むこ
とにより全二重通信を可能とすることを特徴とするモデ
ム装置。