JPH09231122A - プロセッサシステム - Google Patents
プロセッサシステムInfo
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- JPH09231122A JPH09231122A JP4155796A JP4155796A JPH09231122A JP H09231122 A JPH09231122 A JP H09231122A JP 4155796 A JP4155796 A JP 4155796A JP 4155796 A JP4155796 A JP 4155796A JP H09231122 A JPH09231122 A JP H09231122A
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- processor
- access
- port memory
- memory access
- memory
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Abstract
(57)【要約】
【課題】メモリアクセスをウェイトする機能を持たない
プロセッサのデュアルポートメモリへのアクセスの正常
性を保証する。 【解決手段】プロセッサ２はメモリアクセスを実行する
と、入力端子１１よりSRFF８の状態を読み込む。SRFF８
は、アクセスの競合を示すDPRAM１の!BUSY端子６Ｌより
の信号によってセットされる。プロセッサ２は、SRFF８
の状態がセットされていれば、SRFF８内の値を出力端子
１２からの出力によりリセットし、DPRAM１の同じ領域
に対し再度メモリアクセスを行う。DPRAM１のR/!W端子
の入力は、OR9によりSRFF８がセットされている間は、
書き込みが行われないようHiに固定される。
プロセッサのデュアルポートメモリへのアクセスの正常
性を保証する。 【解決手段】プロセッサ２はメモリアクセスを実行する
と、入力端子１１よりSRFF８の状態を読み込む。SRFF８
は、アクセスの競合を示すDPRAM１の!BUSY端子６Ｌより
の信号によってセットされる。プロセッサ２は、SRFF８
の状態がセットされていれば、SRFF８内の値を出力端子
１２からの出力によりリセットし、DPRAM１の同じ領域
に対し再度メモリアクセスを行う。DPRAM１のR/!W端子
の入力は、OR9によりSRFF８がセットされている間は、
書き込みが行われないようHiに固定される。
Description
【０００１】
【発明の属する技術分野】本発明は、２つのプロセッサ
間で一つのメモリを共有するシステムにおける、メモリ
アクセスの技術に関するものである。
間で一つのメモリを共有するシステムにおける、メモリ
アクセスの技術に関するものである。
【０００２】
【従来の技術】２つのプロセッサ間で一つのメモリを共
有するシステムとしては、マルチプロセッサシステム
や、異なるネットワーク間の通信プロトコルの変換など
を行うゲートウェイ装置がある。
有するシステムとしては、マルチプロセッサシステム
や、異なるネットワーク間の通信プロトコルの変換など
を行うゲートウェイ装置がある。
【０００３】このようなシステムでは、２つのプロセッ
サ間で共有するメモリとして、２つのプロセッサが同時
にアクセスを行うことのできるデュアルポートメモリ
（以下、DPRAM）が用いられることが多い。ただし、こ
のようなDPRAMでも、２つのプロセッサが同じアドレス
領域を同時にアクセスすることはできない。
サ間で共有するメモリとして、２つのプロセッサが同時
にアクセスを行うことのできるデュアルポートメモリ
（以下、DPRAM）が用いられることが多い。ただし、こ
のようなDPRAMでも、２つのプロセッサが同じアドレス
領域を同時にアクセスすることはできない。
【０００４】そこで、DPRAMには、同じアドレス領域に
対する２つのプロセッサのReadまたはWriteが重複した
場合に後着のプロセッサに対してアクセスの不可を知ら
せるbusy信号を発する機能が備えられる場合が多い。こ
のようなDPRAMと、DPRAMからのbusy信号に応じてメモリ
アクセスにウェイトをかけ遅延させる機能を備えた２つ
のプロセッサを用いれば、DPRAMの同じアドレス領域へ
のアクセスが競合した場合にも正常なメモリアクセスを
行うことができるシステムを実現することができる。
対する２つのプロセッサのReadまたはWriteが重複した
場合に後着のプロセッサに対してアクセスの不可を知ら
せるbusy信号を発する機能が備えられる場合が多い。こ
のようなDPRAMと、DPRAMからのbusy信号に応じてメモリ
アクセスにウェイトをかけ遅延させる機能を備えた２つ
のプロセッサを用いれば、DPRAMの同じアドレス領域へ
のアクセスが競合した場合にも正常なメモリアクセスを
行うことができるシステムを実現することができる。
【０００５】しかしながら、メモリアクセスにウェイト
をかけ遅延させるメモリアクセスウェイト機能を備えな
いプロセッサを用いる必要がある場合がある。プロセッ
サの一方に特殊な機能が必要であり、このような特殊な
機能を備えたプロセッサとして、メモリアクセスウェイ
ト機能を備えないプロセッサのみが実現、供給されてい
る場合などである。
をかけ遅延させるメモリアクセスウェイト機能を備えな
いプロセッサを用いる必要がある場合がある。プロセッ
サの一方に特殊な機能が必要であり、このような特殊な
機能を備えたプロセッサとして、メモリアクセスウェイ
ト機能を備えないプロセッサのみが実現、供給されてい
る場合などである。
【０００６】このようなメモリアクセスウェイト機能を
備えないプロセッサを用いる場合、このままでは正常な
メモリアクセスを保証することができないことになる。
備えないプロセッサを用いる場合、このままでは正常な
メモリアクセスを保証することができないことになる。
【０００７】そこで、特開平5-20212号公報では、DPRAM
からメモリアクセスウェイト機能を備えないプロセッサ
へのbusy信号に基づいて、エラー信号を生成してメモリ
アクセスウェイト機能を備えないプロセッサに通知し、
そのメモリアクセスを禁止することが提案されている。
からメモリアクセスウェイト機能を備えないプロセッサ
へのbusy信号に基づいて、エラー信号を生成してメモリ
アクセスウェイト機能を備えないプロセッサに通知し、
そのメモリアクセスを禁止することが提案されている。
【０００８】
【発明が解決しようとする課題】しかしながら、特開平
5-20212号公報記載のシステムでは、DPRAMへのメモリア
クセスの競合を完全には排除することができない。busy
信号が出力されてからメモリアクセスウェイト機能を備
えないプロセッサ自身が、そのメモリアクセスを禁止す
るまでのタイムラグの間、DPRAMへのメモリアクセスは
競合したままとなり、この間に、誤ったデータがDPRAM
に書き込まれてしまう可能性がある。
5-20212号公報記載のシステムでは、DPRAMへのメモリア
クセスの競合を完全には排除することができない。busy
信号が出力されてからメモリアクセスウェイト機能を備
えないプロセッサ自身が、そのメモリアクセスを禁止す
るまでのタイムラグの間、DPRAMへのメモリアクセスは
競合したままとなり、この間に、誤ったデータがDPRAM
に書き込まれてしまう可能性がある。
【０００９】また、特開平5-20212号公報記載のシステ
ムでは、DPRAMへのメモリアクセスは競合は、ある程度
排除することができるが、メモリアクセスウェイト機能
を備えないプロセッサのメモリアクセスの正常性は保証
されない。禁止されたメモリアクセスの正常性を保証す
る手段が何ら講じられていないからである。
ムでは、DPRAMへのメモリアクセスは競合は、ある程度
排除することができるが、メモリアクセスウェイト機能
を備えないプロセッサのメモリアクセスの正常性は保証
されない。禁止されたメモリアクセスの正常性を保証す
る手段が何ら講じられていないからである。
【００１０】そこで、本発明は、２つのプロセッサ間で
一つのメモリを共有するシステムであって、プロセッサ
としてメモリアクセスをウェイトする機能を持たないプ
ロセッサを用いた場合にも、メモリアクセスの正常性を
保証することのできるプロセッサシステムを提供するこ
とを目的とする。
一つのメモリを共有するシステムであって、プロセッサ
としてメモリアクセスをウェイトする機能を持たないプ
ロセッサを用いた場合にも、メモリアクセスの正常性を
保証することのできるプロセッサシステムを提供するこ
とを目的とする。
【００１１】
【課題を解決するための手段】前記目的達成のために本
発明は、２つのプロセッサと、当該２つのプロセッサの
アクセスを各々受け付ける２つのポートを備え、２つの
ポートで受け付けたアクセスが競合した場合に、より後
にアクセスを受け付けたポートからアクセスの競合を通
知するビジー信号を出力するデュアルポートメモリとを
備えたプロセッサシステムであって、前記２つのポート
のうちの一方のポートからビジー信号が出力された際
に、当該ビジー信号を保持する保持回路を備え、前記一
方のポートでデュアルポートメモリへのアクセスが受け
付けられるプロセッサは、当該プロセッサのデュアルポ
ートメモリへのアクセスの実行後に、前記保持回路が保
持している内容を読み込み、前記保持回路が保持してい
る内容がビジー信号である場合に、前記実行したデュア
ルポートメモリへのアクセスを再度行うリトライ手段と
を有することを特徴とするプロセッサシステムを提供す
る。
発明は、２つのプロセッサと、当該２つのプロセッサの
アクセスを各々受け付ける２つのポートを備え、２つの
ポートで受け付けたアクセスが競合した場合に、より後
にアクセスを受け付けたポートからアクセスの競合を通
知するビジー信号を出力するデュアルポートメモリとを
備えたプロセッサシステムであって、前記２つのポート
のうちの一方のポートからビジー信号が出力された際
に、当該ビジー信号を保持する保持回路を備え、前記一
方のポートでデュアルポートメモリへのアクセスが受け
付けられるプロセッサは、当該プロセッサのデュアルポ
ートメモリへのアクセスの実行後に、前記保持回路が保
持している内容を読み込み、前記保持回路が保持してい
る内容がビジー信号である場合に、前記実行したデュア
ルポートメモリへのアクセスを再度行うリトライ手段と
を有することを特徴とするプロセッサシステムを提供す
る。
【００１２】本発明に係るプロセッサシステムによれ
ば、メモリアクセスをウェイトする機能を持たないプロ
セッサであっても、前記保持回路に保持されるビジー信
号の有無に応じて、アクセスのリトライを行うので、デ
ュアルポートへ正常なメモリアクセスを行うことができ
る。
ば、メモリアクセスをウェイトする機能を持たないプロ
セッサであっても、前記保持回路に保持されるビジー信
号の有無に応じて、アクセスのリトライを行うので、デ
ュアルポートへ正常なメモリアクセスを行うことができ
る。
【００１３】また、前記デュアルポートメモリは、前記
２つのポートに当該ポートでアクセスが受け付けられる
プロセッサより入力される書き込み指示信号に応じて、
デュアルポートメモリへの書き込みアクセスを当該書き
込み指示信号が入力されたポートで受け付けるデュアル
ポートメモリである場合に、前記保持回路に保持されて
いる内容ががビジー信号である場合に、前記一方のポー
トでデュアルポートメモリへのアクセスが受け付けられ
るプロセッサから出力された書き込み指示信号の前記一
方のポートへの入力を抑止する抑止回路を備えれば、ア
クセスの競合時に即座に後着の書き込みアクセスを抑止
することができ、誤ったデータがDPRAMに書き込まれて
しまうことを防ぐことができる。
２つのポートに当該ポートでアクセスが受け付けられる
プロセッサより入力される書き込み指示信号に応じて、
デュアルポートメモリへの書き込みアクセスを当該書き
込み指示信号が入力されたポートで受け付けるデュアル
ポートメモリである場合に、前記保持回路に保持されて
いる内容ががビジー信号である場合に、前記一方のポー
トでデュアルポートメモリへのアクセスが受け付けられ
るプロセッサから出力された書き込み指示信号の前記一
方のポートへの入力を抑止する抑止回路を備えれば、ア
クセスの競合時に即座に後着の書き込みアクセスを抑止
することができ、誤ったデータがDPRAMに書き込まれて
しまうことを防ぐことができる。
【００１４】
【発明の実施の形態】以下、本発明に係るプロセッサシ
ステムの実施の形態について説明する。
ステムの実施の形態について説明する。
【００１５】まず、第１の実施の形態について説明す
る。
る。
【００１６】図１に、本第１実施形態に係るプロセッサ
システムの構成を示す。
システムの構成を示す。
【００１７】図１において、デュアルポートメモリ（以
下、「DPRAM」と記す）１の、図中右側のポートには、
メモリアクセスに対しウェイト機能を持つプロセッサ３
がアドレスバス４R、データバス５Rにより接続されてい
る。また、右側のポートのリード／ライト指示信号（以
下、「R/!W信号」と記す）入力端子１５には、プロセッ
サ３のR/!W信号出力端子１６が接続されている。また、
２つのプロセッサ２、３が同じアドレス領域にメモリア
クセスした場合であって、プロセッサ３が後着であった
場合に!BUSY信号（Low信号）が出力される右側ポートの
!BUSY端子６Ｒには、プロセッサ３のメモリレディ(MR)
端子１０に接続されている。メモリレディ(MR)端子１０
に!BUSY信号（Low信号）が入力されているとき、プロセ
ッサ３はメモリアクセスをウェイトさせる。ただし、本
明細書では、文章作成上の技術的な問題から、図面では
上線を付して表した、Low信号（論理値０）を有意とし
て取り扱う信号の入出力端子の前に、！を付して表して
いる。
下、「DPRAM」と記す）１の、図中右側のポートには、
メモリアクセスに対しウェイト機能を持つプロセッサ３
がアドレスバス４R、データバス５Rにより接続されてい
る。また、右側のポートのリード／ライト指示信号（以
下、「R/!W信号」と記す）入力端子１５には、プロセッ
サ３のR/!W信号出力端子１６が接続されている。また、
２つのプロセッサ２、３が同じアドレス領域にメモリア
クセスした場合であって、プロセッサ３が後着であった
場合に!BUSY信号（Low信号）が出力される右側ポートの
!BUSY端子６Ｒには、プロセッサ３のメモリレディ(MR)
端子１０に接続されている。メモリレディ(MR)端子１０
に!BUSY信号（Low信号）が入力されているとき、プロセ
ッサ３はメモリアクセスをウェイトさせる。ただし、本
明細書では、文章作成上の技術的な問題から、図面では
上線を付して表した、Low信号（論理値０）を有意とし
て取り扱う信号の入出力端子の前に、！を付して表して
いる。
【００１８】一方、DPRAM１の図中左側のポートには、
メモリアクセスに対しウェイト機能を持たないプロセッ
サ２がアドレスバス４Ｌ、データバス５Ｌにより接続さ
れている。また、また、２つのプロセッサ２、３が同じ
アドレス領域にメモリアクセスした場合であって、プロ
セッサ２が後着であった場合に!BUSY信号（Low信号）が
出力される左側ポートの!BUSY端子６Ｌと左側ポートのR
/!W端子１４は、 !BUSY信号保持回路７に接続されてい
る。
メモリアクセスに対しウェイト機能を持たないプロセッ
サ２がアドレスバス４Ｌ、データバス５Ｌにより接続さ
れている。また、また、２つのプロセッサ２、３が同じ
アドレス領域にメモリアクセスした場合であって、プロ
セッサ２が後着であった場合に!BUSY信号（Low信号）が
出力される左側ポートの!BUSY端子６Ｌと左側ポートのR
/!W端子１４は、 !BUSY信号保持回路７に接続されてい
る。
【００１９】この!BUSY信号保持回路７は、信号を保持
可能なセットリセットフリップフロップ（以下、「SRF
F」と記す）８とORゲート９により構成されている。!BU
SY端子６Ｌは、SRFF８のセット入力端子(!S)に接続され
ており、SRFF８は、メモリアクセス競合時に!BUSY信号
によってセットされる。また、SRFF８の出力端子(Q)
は、プロセッサ２の入力端子１１に接続されており、プ
ロセッサ２からSRFF８の保持している内容を取り込める
ようになっている。また、プロセッサ２の出力端子１２
と、SRFF８のリセット入力端子(!R)は接続されており、
プロセッサ２は任意にSRFF８をリセットすることができ
る。
可能なセットリセットフリップフロップ（以下、「SRF
F」と記す）８とORゲート９により構成されている。!BU
SY端子６Ｌは、SRFF８のセット入力端子(!S)に接続され
ており、SRFF８は、メモリアクセス競合時に!BUSY信号
によってセットされる。また、SRFF８の出力端子(Q)
は、プロセッサ２の入力端子１１に接続されており、プ
ロセッサ２からSRFF８の保持している内容を取り込める
ようになっている。また、プロセッサ２の出力端子１２
と、SRFF８のリセット入力端子(!R)は接続されており、
プロセッサ２は任意にSRFF８をリセットすることができ
る。
【００２０】また、プロセッサ２のR/!W信号出力端子１
３は、SRFF８の出力端子(Q)と共にORゲート９に接続さ
れ、ORゲート９の出力はDPRAM１の左側ポートのR/!W信
号入力端子１４に接続されている。
３は、SRFF８の出力端子(Q)と共にORゲート９に接続さ
れ、ORゲート９の出力はDPRAM１の左側ポートのR/!W信
号入力端子１４に接続されている。
【００２１】以下、このようなプロセッサシステムにお
けるメモリアクセスの動作について説明する。
けるメモリアクセスの動作について説明する。
【００２２】まず、図２に、メモリアクセスに対しウェ
イト機能を持たないプロセッサ２のDPRAM１へのメモリ
アクセスの手順を示す。
イト機能を持たないプロセッサ２のDPRAM１へのメモリ
アクセスの手順を示す。
【００２３】図示するように、ウェイト機能を持たない
プロセッサ２は、まずメモリアクセスを実行する（２０
０）。このメモリアクセスでは、DPRAM１の単一のアド
レスのアクセスの場合もあるし、複数のアドレスに連続
してアクセスする場合もある。そして、その実行が正常
であったかどうか確認のために入力端子１１よりSRFF８
の状態を得る（２０１）。このとき、もし、DPRAM１に
おいてメモリアクセスの競合が生じており、プロセッサ
２が後着であった場合には、!BUSY端子６Ｌに出力され
たLow信号によってSRFF８はセットされている。
プロセッサ２は、まずメモリアクセスを実行する（２０
０）。このメモリアクセスでは、DPRAM１の単一のアド
レスのアクセスの場合もあるし、複数のアドレスに連続
してアクセスする場合もある。そして、その実行が正常
であったかどうか確認のために入力端子１１よりSRFF８
の状態を得る（２０１）。このとき、もし、DPRAM１に
おいてメモリアクセスの競合が生じており、プロセッサ
２が後着であった場合には、!BUSY端子６Ｌに出力され
たLow信号によってSRFF８はセットされている。
【００２４】入力端子１１がHigh（論理値１）であるな
らば、メモリアクセスは正常に行われなかった可能性が
あるので、SRFF８内の値をプロセッサ２の出力端子１２
からの出力によりリセットした（２０２）後に、同じ領
域に対し再度メモリアクセスを行う（２００）。
らば、メモリアクセスは正常に行われなかった可能性が
あるので、SRFF８内の値をプロセッサ２の出力端子１２
からの出力によりリセットした（２０２）後に、同じ領
域に対し再度メモリアクセスを行う（２００）。
【００２５】そして、ステップ２０１において入力端子
１１の値がLow（論理値０）と判定されるまで、以上の
処理を繰り返し、入力端子１１の値がLow（論理値０）
と判定されたなら次の処理に進む（２０３） ここで、図２に示したメモリアクセスの手順は、たとえ
ば、図３に示すようなプログラムによって実現すること
ができる。
１１の値がLow（論理値０）と判定されるまで、以上の
処理を繰り返し、入力端子１１の値がLow（論理値０）
と判定されたなら次の処理に進む（２０３） ここで、図２に示したメモリアクセスの手順は、たとえ
ば、図３に示すようなプログラムによって実現すること
ができる。
【００２６】このプログラムの、第１行目はSRCのデー
タをDPRAM１のアドレスDSTに書き込む処理を表してお
り、第２行目は入力端子１１の値がHigh（論理値）であ
る間、第３行目、第４行目の処理を繰り返すことを示し
ている。そして、第３行目は出力端子１２からLow（論
理値０）を出力してSRFF８をリセットする処理を、第４
行目は第１行目と同じくSRCのデータをDPRAM１のアドレ
スDSTに書き込む処理を表している。
タをDPRAM１のアドレスDSTに書き込む処理を表してお
り、第２行目は入力端子１１の値がHigh（論理値）であ
る間、第３行目、第４行目の処理を繰り返すことを示し
ている。そして、第３行目は出力端子１２からLow（論
理値０）を出力してSRFF８をリセットする処理を、第４
行目は第１行目と同じくSRCのデータをDPRAM１のアドレ
スDSTに書き込む処理を表している。
【００２７】このように、本実施形態では、プロセッサ
２がメモリアクセスウェイト機能を持たないために、プ
ロセッサ２の行う処理に追加することが必要となるの
は、メモリアクセスのウェイト機能を持たないプロセッ
サ２のDPRAM１へのアクセス処理を、図２に示した手順
とすることのみである。さらには、たとえば、図３のプ
ログラムを、DPRAM１へのアクセスの際に呼び出され
る、引数としてSRCとDSTを受け取るモジュールとして用
意すれば、この図２の手順を実現するためのプログラム
の作成上の負担を、より小さくすることができる。
２がメモリアクセスウェイト機能を持たないために、プ
ロセッサ２の行う処理に追加することが必要となるの
は、メモリアクセスのウェイト機能を持たないプロセッ
サ２のDPRAM１へのアクセス処理を、図２に示した手順
とすることのみである。さらには、たとえば、図３のプ
ログラムを、DPRAM１へのアクセスの際に呼び出され
る、引数としてSRCとDSTを受け取るモジュールとして用
意すれば、この図２の手順を実現するためのプログラム
の作成上の負担を、より小さくすることができる。
【００２８】さて、ここで、このような本実施形態に係
るプロセッサシステムにおけるDPRAM１のアクセスのタ
イムチャートを図４に示す。
るプロセッサシステムにおけるDPRAM１のアクセスのタ
イムチャートを図４に示す。
【００２９】図４の（１）（２）の様にプロセッサ３が
メモリアクセスを行っている時に、プロセッサ３のメモ
リアクセスが同一アドレスに対して行われると、（３）
に示されるようにプロセッサ２の側の!BUSY端子６Ｌに!
BUSY信号(LOW)が出力される。この!BUSY信号はSRFF８に
て保持され、SRFF８の出力信号は（４）に示すようにな
る。プロセッサ２はSRFF８の出力を得ることで、!BUSY
信号を検出し、SRFF８をリセットすると共に、前述した
ように従い同一アドレスに再度メモリアクセスを行う。
メモリアクセスを行っている時に、プロセッサ３のメモ
リアクセスが同一アドレスに対して行われると、（３）
に示されるようにプロセッサ２の側の!BUSY端子６Ｌに!
BUSY信号(LOW)が出力される。この!BUSY信号はSRFF８に
て保持され、SRFF８の出力信号は（４）に示すようにな
る。プロセッサ２はSRFF８の出力を得ることで、!BUSY
信号を検出し、SRFF８をリセットすると共に、前述した
ように従い同一アドレスに再度メモリアクセスを行う。
【００３０】ここで、プロセッサ２のメモリアクセスの
タイミングによっては、!BUSY信号６Ｌが解除された直
後からプロセッサ２のDPRAMへのアクセスを許可するよ
うにすると、メモリへの書込時に図３の（２）の斜線部
の様な異常データを書き込む恐れがある。そこで、本第
１実施形態では、ORゲート９によりSRFF８により保持さ
れた!BUSY信号と（５）に示すプロセッサ２のR/!W信号
のORをとった信号を、DPRAM１のR/!W信号入力端子１４
に与える。これにより、メモリアクセス競合により!BUS
Y信号が出力されてからリトライ時の書き込みまでDPRAM
１への書き込みが行われなように抑止する。
タイミングによっては、!BUSY信号６Ｌが解除された直
後からプロセッサ２のDPRAMへのアクセスを許可するよ
うにすると、メモリへの書込時に図３の（２）の斜線部
の様な異常データを書き込む恐れがある。そこで、本第
１実施形態では、ORゲート９によりSRFF８により保持さ
れた!BUSY信号と（５）に示すプロセッサ２のR/!W信号
のORをとった信号を、DPRAM１のR/!W信号入力端子１４
に与える。これにより、メモリアクセス競合により!BUS
Y信号が出力されてからリトライ時の書き込みまでDPRAM
１への書き込みが行われなように抑止する。
【００３１】以上、本発明の第１の実施形態について説
明した。
明した。
【００３２】以下、本発明の第２の実施形態について説
明する。
明する。
【００３３】図５に、本第２実施形態に係るプロセッサ
システムの構成を図５に示す。
システムの構成を図５に示す。
【００３４】図示するように、本第２実施形態に係るプ
ロセッサシステムの、メモリウェイト機能を備えたプロ
セッサ３とDPRAM１との接続は、前述した第１実施形態
に係るプロセッサシステム（図１参照）のプロセッサ３
とDPRAM１との接続と同じである。
ロセッサシステムの、メモリウェイト機能を備えたプロ
セッサ３とDPRAM１との接続は、前述した第１実施形態
に係るプロセッサシステム（図１参照）のプロセッサ３
とDPRAM１との接続と同じである。
【００３５】また、メモリウェイト機能を備えていない
プロセッサ２とDPRAM１とは次のように接続されるてい
る。
プロセッサ２とDPRAM１とは次のように接続されるてい
る。
【００３６】すなわち、DPRAM１の図中左側のポートに
は、メモリアクセスに対しウェイト機能を持たないプロ
セッサ２がアドレスバス４Ｌ、データバス５Ｌにより接
続されている。
は、メモリアクセスに対しウェイト機能を持たないプロ
セッサ２がアドレスバス４Ｌ、データバス５Ｌにより接
続されている。
【００３７】また、DPRAM１の左側のポートの!BUSY端子
６Ｌは、セットリセットフリップフロップ（SRFF）８の
セット入力端子(!S)に接続されている。SRFF８の出力
(Q)は、トリステートバッファ２５を介してプロセッサ
２のデータバスの最上位端子(D7)に接続されている。ま
た、SRFF８のリセット入力端子（!R）も、トリステート
バッファ２４を介してプロセッサ２のデータバスの最上
位端子(D7)に接続されている。
６Ｌは、セットリセットフリップフロップ（SRFF）８の
セット入力端子(!S)に接続されている。SRFF８の出力
(Q)は、トリステートバッファ２５を介してプロセッサ
２のデータバスの最上位端子(D7)に接続されている。ま
た、SRFF８のリセット入力端子（!R）も、トリステート
バッファ２４を介してプロセッサ２のデータバスの最上
位端子(D7)に接続されている。
【００３８】トリステートバッファ２４、２５は、AND
ゲート２１、２２、２３を介してプロセッサ２がアドレ
スバス４Lに出力するアドレスと、プロセッサ２がR/!W
出力端子１３に出力する信号によって、出力をハイイン
ピーダンスとする状態と、入力に従った出力を行う状態
（便宜上、「スルー状態」と呼ぶ）が制御される。ま
た、図示は、省略したが、プロセッサ２のデータバスの
最上位端子（D7)除く７つの端子（D0-D7）には、各々、
トリステートバッファ２５と同じ状態に制御される７つ
のトリステートバッファを介して、Hi(論理値１)が接続
されている。
ゲート２１、２２、２３を介してプロセッサ２がアドレ
スバス４Lに出力するアドレスと、プロセッサ２がR/!W
出力端子１３に出力する信号によって、出力をハイイン
ピーダンスとする状態と、入力に従った出力を行う状態
（便宜上、「スルー状態」と呼ぶ）が制御される。ま
た、図示は、省略したが、プロセッサ２のデータバスの
最上位端子（D7)除く７つの端子（D0-D7）には、各々、
トリステートバッファ２５と同じ状態に制御される７つ
のトリステートバッファを介して、Hi(論理値１)が接続
されている。
【００３９】以下、このようなプロセッサシステムにお
けるメモリアクセスの動作について説明する。
けるメモリアクセスの動作について説明する。
【００４０】まず、図６に、メモリアクセスに対しウェ
イト機能を持たないプロセッサ２のDPRAM１へのメモリ
アクセスの手順を示す。
イト機能を持たないプロセッサ２のDPRAM１へのメモリ
アクセスの手順を示す。
【００４１】プロセッサ２は、まずメモリアクセスを実
行する（６０１）。そして、その実行が正常であったか
どうかわからないため、D000のアドレスのデータを読み
込むようにアクセスする（６０２）。すると、図５にお
いて、アドレスバスの上位４ビット（A15、A14、A13、A
12）と接続された（A13は反転している）4入力のANDゲ
ート２１の出力がHiになる。アドレスバスの最下位ビッ
ト（A0）とR/!W信号は4入力のANDゲート２１の出力と共
に3入力のANDゲート２２に接続されており、アドレスD0
00の読み込み時に3入力のANDゲート２２の出力はHiにな
る。一方、3アドレスバスの最下位ビット（A0）とR/!W
信号は反転されて、4入力のANDゲート２１の出力と共に
3入力のANDゲート２３に接続されているため、アドレス
番地D000の読み込み時に3入力のANDゲート２３の出力は
Lowになる。これにより、トリステートバッファ２５は
スルー状態、トリステートバッファ２４はハイインピー
ダンス状態となり、SRFF８の出力がデータバスの最上位
端子に入力され、プロセッサ２はSRFF８の出力状態を認
識することができる。
行する（６０１）。そして、その実行が正常であったか
どうかわからないため、D000のアドレスのデータを読み
込むようにアクセスする（６０２）。すると、図５にお
いて、アドレスバスの上位４ビット（A15、A14、A13、A
12）と接続された（A13は反転している）4入力のANDゲ
ート２１の出力がHiになる。アドレスバスの最下位ビッ
ト（A0）とR/!W信号は4入力のANDゲート２１の出力と共
に3入力のANDゲート２２に接続されており、アドレスD0
00の読み込み時に3入力のANDゲート２２の出力はHiにな
る。一方、3アドレスバスの最下位ビット（A0）とR/!W
信号は反転されて、4入力のANDゲート２１の出力と共に
3入力のANDゲート２３に接続されているため、アドレス
番地D000の読み込み時に3入力のANDゲート２３の出力は
Lowになる。これにより、トリステートバッファ２５は
スルー状態、トリステートバッファ２４はハイインピー
ダンス状態となり、SRFF８の出力がデータバスの最上位
端子に入力され、プロセッサ２はSRFF８の出力状態を認
識することができる。
【００４２】ここで、もし、プロセッサ２が、メモリア
クセスの競合時に後着であった場合、!BUSY端子(Q)にLo
wが出力され、その信号はSRFF８のセット入力端子(!S)
に与えられSRFF８をセットする。したがい、プロセッサ
２がステップ６０２でアドレスD000から読み込んだデー
タが２５５であるならば、メモリアクセスは正常に行わ
れなかった可能性があると判断することができる。逆
に、アドレスD000から読み込んだデータが１２７である
ならば、メモリアクセスが正常に実行されたと判断する
ことができる。
クセスの競合時に後着であった場合、!BUSY端子(Q)にLo
wが出力され、その信号はSRFF８のセット入力端子(!S)
に与えられSRFF８をセットする。したがい、プロセッサ
２がステップ６０２でアドレスD000から読み込んだデー
タが２５５であるならば、メモリアクセスは正常に行わ
れなかった可能性があると判断することができる。逆
に、アドレスD000から読み込んだデータが１２７である
ならば、メモリアクセスが正常に実行されたと判断する
ことができる。
【００４３】そこで、次に、ステップ６０２で読み込ん
だデータが２５５であるか否かを判定し（６０３）、２
５５でなければ正常にメモリアクセスが行われたものと
して次の処理に進む。
だデータが２５５であるか否かを判定し（６０３）、２
５５でなければ正常にメモリアクセスが行われたものと
して次の処理に進む。
【００４４】一方、ステップ６０２で読み込んだデータ
が２５５である場合には、アドレスD001に１２７を書き
込む（６０４）。この書き込みによって、4入力のANDゲ
ート２１の出力がHiになり。3入力のANDゲート２２の出
力はLowになる。一方、3入力のANDゲート２３はHighに
なる。これにより、トリステートバッファ２４はスルー
状態、トリステートバッファ２５はハイインピーダンス
状態となり、データバスの最上位端子の状態LowがSRFF
８のリセット端子(!R)に入力され、SRFF８はリセットさ
れる。
が２５５である場合には、アドレスD001に１２７を書き
込む（６０４）。この書き込みによって、4入力のANDゲ
ート２１の出力がHiになり。3入力のANDゲート２２の出
力はLowになる。一方、3入力のANDゲート２３はHighに
なる。これにより、トリステートバッファ２４はスルー
状態、トリステートバッファ２５はハイインピーダンス
状態となり、データバスの最上位端子の状態LowがSRFF
８のリセット端子(!R)に入力され、SRFF８はリセットさ
れる。
【００４５】そして、DPRAM1の同じアドレスに再度メモ
リアクセスを行う（６０１）。
リアクセスを行う（６０１）。
【００４６】また、前述した本第１実施形態と同様に、
ORゲート９によりSRFF８により保持された!BUSY信号と
プロセッサ２のR/!W信号のORをとった信号を、DPRAM１
のR/!W信号入力端子１４に与える、メモリアクセス競合
により!BUSY信号が出力されてからリトライ時の書き込
みまでDPRAM１への書き込みが行われなように抑止して
いる。
ORゲート９によりSRFF８により保持された!BUSY信号と
プロセッサ２のR/!W信号のORをとった信号を、DPRAM１
のR/!W信号入力端子１４に与える、メモリアクセス競合
により!BUSY信号が出力されてからリトライ時の書き込
みまでDPRAM１への書き込みが行われなように抑止して
いる。
【００４７】ここで、図６に示したメモリアクセスの手
順は、たとえば、図７に示すようなプログラムによって
実現することができる。
順は、たとえば、図７に示すようなプログラムによって
実現することができる。
【００４８】このプログラムの、第１行目では、変数Ｙ
の値として１２７を定義している。第２行目はSRCのデ
ータをDPRAM１のアドレスDSTに書き込む処理を表してお
り、第３行目はアドレスD001からデータを読み込み、こ
の値を変数Xの値とする処理を表している。第４行目
は、Xの値が２５５である間、第５行目、第６行目の処
理を繰り返すことを示している。そして、第５行目はア
ドレスD００１にY(127)を書き込んで、SRFF８をリセッ
トする処理を、第６行目は第１行目と同じくSRCのデー
タをDPRAM１のアドレスDSTに書き込む処理を表してい
る。
の値として１２７を定義している。第２行目はSRCのデ
ータをDPRAM１のアドレスDSTに書き込む処理を表してお
り、第３行目はアドレスD001からデータを読み込み、こ
の値を変数Xの値とする処理を表している。第４行目
は、Xの値が２５５である間、第５行目、第６行目の処
理を繰り返すことを示している。そして、第５行目はア
ドレスD００１にY(127)を書き込んで、SRFF８をリセッ
トする処理を、第６行目は第１行目と同じくSRCのデー
タをDPRAM１のアドレスDSTに書き込む処理を表してい
る。
【００４９】このように、本第２実施形態でも、前記第
１実施形態と同様に、メモリアクセスウェイト機能を持
たないプロセッサを用いたプロセッサシステムにおい
て、メモリアクセスの正常性を保証することができる。
また、本題２実施形態では、メモリアクセスウェイト機
能を持たないプロセッサのデータバス以外の入出力端子
を第１実施形態のごとく利用できない場合でも実現する
ことができる。
１実施形態と同様に、メモリアクセスウェイト機能を持
たないプロセッサを用いたプロセッサシステムにおい
て、メモリアクセスの正常性を保証することができる。
また、本題２実施形態では、メモリアクセスウェイト機
能を持たないプロセッサのデータバス以外の入出力端子
を第１実施形態のごとく利用できない場合でも実現する
ことができる。
【００５０】なお、以上では、２つのプロセッサのうち
の一方のみが、メモリアクセスウェイト機能を持たない
プロセッサである場合について説明したが、２つのプロ
セッサの双方がメモリアクセスウェイト機能を持たない
場合でも以上で説明した２つの実施形態は同様に適用す
ることができる。すなわち、この場合には、各プロセッ
サとDPRAMの接続を、前記第１、第２実施形態における
プロセッサとDPRAMの接続と同じように行えばよい。
の一方のみが、メモリアクセスウェイト機能を持たない
プロセッサである場合について説明したが、２つのプロ
セッサの双方がメモリアクセスウェイト機能を持たない
場合でも以上で説明した２つの実施形態は同様に適用す
ることができる。すなわち、この場合には、各プロセッ
サとDPRAMの接続を、前記第１、第２実施形態における
プロセッサとDPRAMの接続と同じように行えばよい。
【００５１】
【発明の効果】以上のように、本発明によれば２つのプ
ロセッサ間で一つのメモリを共有するシステムであっ
て、プロセッサとしてメモリアクセスをウェイトする機
能を持たないプロセッサを用いた場合にも、メモリアク
セスの正常性を保証することのできるプロセッサシステ
ムを提供することができる。
ロセッサ間で一つのメモリを共有するシステムであっ
て、プロセッサとしてメモリアクセスをウェイトする機
能を持たないプロセッサを用いた場合にも、メモリアク
セスの正常性を保証することのできるプロセッサシステ
ムを提供することができる。
【図１】本発明の第１実施形態に係るプロセッサシステ
ムの構成を示す図である。
ムの構成を示す図である。
【図２】本発明の第１実施形態におけるメモリアクセス
の手順を示す図である。
の手順を示す図である。
【図３】本発明の第１実施形態におけるメモリアクセス
を実現するプログラムを示す図である。
を実現するプログラムを示す図である。
【図４】本発明の第１実施形態に係るプロセッサシステ
ムにおけるメモリアクセスのタイミングを示すタイムチ
ャートである。
ムにおけるメモリアクセスのタイミングを示すタイムチ
ャートである。
【図５】本発明の第２実施形態に係るプロセッサシステ
ムの構成を示す図である。
ムの構成を示す図である。
【図６】本発明の第２実施形態におけるメモリアクセス
の手順を示す図である。
の手順を示す図である。
【図７】本発明の第２実施形態におけるメモリアクセス
を実現するプログラムを示す図である。
を実現するプログラムを示す図である。
１…デュアルポートメモリ、２…ウェイト機能を持たな
いプロセッサ、３…ウェイト機能を持つプロセッサ、４
Ｌ、４Ｒ…アドレスバス、５Ｌ、５Ｒ…データバス、６
Ｌ、６Ｒ…!BUSY信号出力端子、７、２０…!BUSY信号保
持回路、８…セットリセットフリップフロップ、９…２
入力ORゲート、１０…メモリレディ端子、１１…入力端
子、１２…出力端子、１３、１４…R/!W信号出力端子、
２１…４入力ANDゲート、２２、２３…３入力NDゲー
ト、２４、２５…トリステートバッフ
いプロセッサ、３…ウェイト機能を持つプロセッサ、４
Ｌ、４Ｒ…アドレスバス、５Ｌ、５Ｒ…データバス、６
Ｌ、６Ｒ…!BUSY信号出力端子、７、２０…!BUSY信号保
持回路、８…セットリセットフリップフロップ、９…２
入力ORゲート、１０…メモリレディ端子、１１…入力端
子、１２…出力端子、１３、１４…R/!W信号出力端子、
２１…４入力ANDゲート、２２、２３…３入力NDゲー
ト、２４、２５…トリステートバッフ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 池田 光二 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内
Claims (5)
- 【請求項１】２つのプロセッサと、 当該２つのプロセッサのアクセスを各々受け付ける２つ
のポートを備え、２つのポートで受け付けたアクセスが
競合した場合に、より後にアクセスを受け付けたポート
からアクセスの競合を通知するビジー信号を出力するデ
ュアルポートメモリとを備えたプロセッサシステムであ
って、 前記２つのポートのうちの一方のポートからビジー信号
が出力された際に、当該ビジー信号を保持する保持回路
を備え、 前記一方のポートでデュアルポートメモリへのアクセス
が受け付けられるプロセッサは、当該プロセッサのデュ
アルポートメモリへのアクセスの実行後に、前記保持回
路が保持している内容を読み込み、前記保持回路が保持
している内容がビジー信号である場合に、前記実行した
デュアルポートメモリへのアクセスを再度行うリトライ
手段とを有することを特徴とするプロセッサシステム。 - 【請求項２】請求項１記載のプロセッサシステムであっ
て、 前記一方のポートでデュアルポートメモリへのアクセス
が受け付けられるプロセッサは、当該プロセッサのデュ
アルポートメモリへのアクセスの実行後に、読み込んだ
前記保持回路が保持している内容がビジー信号である場
合に、前記保持回路の保持している内容を初期化する手
段を有することを特徴とするプロセッサシステム。 - 【請求項３】請求項２記載のプロセッサシステムであっ
て、 前記デュアルポートメモリは、前記２つのポートに当該
ポートでアクセスが受け付けられるプロセッサより入力
される書き込み指示信号に応じて、デュアルポートメモ
リへの書き込みアクセスを当該書き込み指示信号が入力
されたポートで受け付けるデュアルポートメモリであっ
て、 前記保持回路に保持されている内容ががビジー信号であ
る場合に、前記一方のポートでデュアルポートメモリへ
のアクセスが受け付けられるプロセッサから出力された
書き込み指示信号の前記一方のポートへの入力を抑止す
る抑止回路を備えたことを特徴とするプロセッサシステ
ム。 - 【請求項４】請求項２または３記載のプロセッサシステ
ムであって、 前記一方のポートでデュアルポートメモリへのアクセス
が受け付けられるプロセッサの特定アドレスへのアクセ
スに応じて前記保持回路の保持内容を初期化する初期化
回路と、 前記一方のポートでデュアルポートメモリへのアクセス
が受け付けられるプロセッサの特定アドレスへのリード
アクセスに応じて、前記保持回路の保持内容を当該プロ
セッサに当該リードアクセスに対するリードデータとし
て送る中継回路とを備えたことを特徴とするプロセッサ
システム。 - 【請求項５】請求項２または３記載のプロセッサシステ
ムであって、 前記一方のポートでデュアルポートメモリへのアクセス
が受け付けられるプロセッサは、前記保持回路の保持内
容を読み出すための入力端子と、前記保持回路を初期化
するための信号を出力するための出力端子とを、前記デ
ュアルポートメモリへのアクセスに用いる端子とは別個
に備えていることを特徴とするプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4155796A JPH09231122A (ja) | 1996-02-28 | 1996-02-28 | プロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4155796A JPH09231122A (ja) | 1996-02-28 | 1996-02-28 | プロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09231122A true JPH09231122A (ja) | 1997-09-05 |
Family
ID=12611741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4155796A Pending JPH09231122A (ja) | 1996-02-28 | 1996-02-28 | プロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09231122A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100720663B1 (ko) * | 2005-08-03 | 2007-05-21 | 경북대학교 산학협력단 | 듀얼포트램 동기화 장치 및 상기 장치를 사용하는 마이크로프로세서 |
| JP2007316880A (ja) * | 2006-05-25 | 2007-12-06 | Meidensha Corp | デュアルポートメモリのアクセス権調停方式 |
| KR100847968B1 (ko) * | 2005-08-05 | 2008-07-22 | 키몬다 아게 | 컴퓨팅 시스템, 전자 통신 디바이스, 컴퓨팅 시스템 운영 방법 및 정보 처리 방법 |
| JP2009237980A (ja) * | 2008-03-27 | 2009-10-15 | Hitachi Ltd | マルチポートメモリおよび情報処理システム |
-
1996
- 1996-02-28 JP JP4155796A patent/JPH09231122A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100720663B1 (ko) * | 2005-08-03 | 2007-05-21 | 경북대학교 산학협력단 | 듀얼포트램 동기화 장치 및 상기 장치를 사용하는 마이크로프로세서 |
| KR100847968B1 (ko) * | 2005-08-05 | 2008-07-22 | 키몬다 아게 | 컴퓨팅 시스템, 전자 통신 디바이스, 컴퓨팅 시스템 운영 방법 및 정보 처리 방법 |
| JP2007316880A (ja) * | 2006-05-25 | 2007-12-06 | Meidensha Corp | デュアルポートメモリのアクセス権調停方式 |
| JP2009237980A (ja) * | 2008-03-27 | 2009-10-15 | Hitachi Ltd | マルチポートメモリおよび情報処理システム |
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