JPH03121550A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプロセッサに関し、特にテスト回路を
内蔵するマイクロプロセッサに関する。

〔従来の技術〕

第３図は従来のマイクロプロセッサの一例のブロック図
である。

マイクロプロセッサ２０．は、出力ラッチ１゜出力バッ
ファ２．入力バッファ３．タイミング生成回路４１．内
部バス９及び周辺回路３０．に接続する周辺バス１２を
有している。

動作は、タイミング生成回路４．からのタイミングで内
部バス９上のアドレス情報ＳＡを出力ラッチ１に記憶し
た後、出力バッファ２から周辺バス１２を介し、周辺回
路３０．の周辺人力バッファ５を通してタイミング生成
回路４ａからの所定のタイミングで周辺アドレスラッチ
６に記憶する。

周辺アドレスラッチ６に記憶されたアドレス情報ＳＡは
、アドレスデコーダ１０に入力され、そのアドレス情報
ＳＡに対応した周辺メモリ１１より読み出されたデータ
は周辺出力ラッチ８に格納された後、周辺出力バッファ
７から周辺バス１２を介して、マイクロプロセッサ２０
．内の入力バッファ３を通して内部入力バス９に読み出
される。

〔発明が解決しようとする課題〕

上述した従来のマイクロプロセッサによる周辺回路から
データ読み出し動作は、アドレス情報をマイクロプロセ
ッサから周辺回路へ一方的に転送するようになっている
。

そのために周辺回路から読み出したデータが期待する値
と異なっていた場合にその原因はいろいろ考えられるが
、原因のひとつとしてマイクロプロセッサから周辺回路
へのアドレスの転送が正常に行なわれないという場合が
あり、これによりマイクロプロセッサが指定したところ
のデータが正しく読めないという現象がおき、そのこと
を測定器などで判別することは困難であった。

本発明の目的は、読み出しデータが指定したアドレスか
ら正しく読み出されたものであることを容易に判別する
ことが可能なテスト回路を内蔵したマイクロプロセッサ
を提供することにある。

〔課題を解決するための手段〕

本発明のマイクロプロセッサは、周辺回路に出力するア
ドレス情報を比較用に記憶するアドレスラッチと、出力
アドレスラッチに記憶された比較用アドレス情報と前記
周辺回路から入力される入力アドレス情報とを比較する
比較回路と、その比較結果を記憶する比較結果格納ラッ
チとを有して構成されている。

〔実施例〕

次に本発明の実施例について図面を用いて詳細に説明す
る。

第１図は本発明の第１の実施例のブロック図である。

マイクロプロセッサ２０の出力ラッチ１．出力バッファ
２．入力バッファ３及び内部バスと、周辺回路３０の周
辺人力バッファ５．アドレスラツチ６、周辺出力バッフ
ァ７１周辺出力ラッチ８゜アドレスデコーダ１０及び周
辺メモリ１１は、第３図の従来例のマイクロプロセッサ
２０．及び周辺回路３０１のブロック内のものと同一で
あり、アドレスデータコンペアラッチ１８と、コンパレ
ータ１３及び比較回路格納ラッチであるコンベア出力フ
ラグ１４とを有する比較部２１が付加されている。

第２図は、第１図のブロックの動作を説明するための各
部のタイミング図である。

タイミング生成回路４からの所定のタイミング信号Ｓ１
９で内部バス９上のアドレス情報ＳＡは、従来例で説明
した様に出力ラッチ１に記憶されると共にアドレスデー
タコンペアラッチ１８にも比較用アドレスデータとして
記憶される。

従来例と同様に周辺メモリ１１から読み出されたデータ
は周辺ラッチ８に保持され、アドレス・データ選択回路
１５により選択され、周辺出力バッファ７から周辺バス
１２を介してマイクロプロセッサ２０に入力され、マイ
クロプロセッサ２０は入力バッファ３を通して内部バス
９へ読み出される。

ここでテストモード信号Ｓ１６によってテストモードが
選択されている場合は、続けて以下のテストサイクルを
実行する。

テストモード信号Ｓ１６によりテストモードが選択され
ていると、アドレス選択信号Ｓｉ７によりアドレス・デ
ータ選択回路１５は次のテストサイクルで周辺アドレス
ラッチ６の出力を選択し、周辺出力バッファ７から周辺
バス１２を介しマイクロプロセッサ２０の入力バッファ
３を通してコンパレータ１３に入力される。

一方、コンパレータ１３“のもう片方の入力には出力ラ
ッチ１と同じアドレス情報ＳＡを記憶しているアドレス
コンベアラッチ１８の比較用アドレス情報出力がある。

この２つの入力を比較し、一致していなかった場合には
タイミング生成回路４からの所定のタイミング信号８２
０によりコンベア出力フラグ１４をセットする。

これにより、以降のサイクルで命令によりコンベア出力
フラグ１４の内容を調べることで、周辺回路３０から読
み出したデータがマイクロプロセッサ２０から出力した
アドレス情報ＳＡに正しく対応したものであるというこ
とを判別できる。

さらに詳細に説明するとステート１．ステート２及びス
テート３から成るデータ読み出しサイクル内では内部バ
ス９上のアドレス情報をタイミング信号Ｓ１９のタイミ
ングによりアドレスコンベアラッチ１８に比較用アドレ
ス情報として書込み・保証をさせ、また周辺バス１２を
介して周辺回路３０に転送し、アドレス情報に対応した
データをアドレスデータ選択回路１５を通じ、周辺バス
１２を介して内部バス９に読み出す。

テストモード信号Ｓ１６によりテストモードが指定され
ていた場合には、更にテストサイクルがステートＴの１
ステ一ト分追加され、テストサイクル内でアドレスデー
タ選択回路１５がアドレス側に切り換わることにより、
アドレスコンベアラッチ１８に記憶された出力アドレス
情報と周辺回路から周辺バス１２を通して読み出された
入力アドレス情報との比較を行ない、結果をタイミング
信号Ｓ２０のタイミングでコンベア出力フラグ１４に書
込む。

本実施例により周辺回路へのアドレス情報の転送が正常
に行われたかが容易に判別できる。

また、コンパレータ等はマイクロプロセッサ内の演算回
路を併用することで回路追加も非常に少なくすることが
できる。

テストを必要としない場合には、テストサイクルが追加
されないため、プロセッサ本来の実行スピードをそこな
うこともない。

更に、周辺回路からのデータ読み出しのみならず、デー
タの書込みの際に指定アドレスにデータが書込まれたこ
とをテストすることも同じ回路で実現可能である。

〔発明の効果〕

以上説明したように本発明は、周辺回路からのデータ読
み出し時に周辺回路に出力したアドレス情報をあらかじ
め比較用に保持しておき、データ読み出し後に周辺回路
に転送したアドレス情報をも読み出し、保持しておいた
アドレス情報と比較するテストモードを持つことで、マ
イクロプロセッサから出力したアドレス情報が正しく周
辺回路に保持され、そのアドレスに対応したデータが読
み出されたかどうかをマイクロプロセッサ及び周辺回路
に若干の回路を追加することにより容易に判別できる効
果を持つ。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図のブロックを説明するための各部信号のタイミン
グ図、第３図は従来のマイクロプロセッサの一例のブロ
ック図である。 １・・・出力ラッチ、２・・・出力バッファ、３・・・
入力バッファ、４・・・タイミング生成回路、５・・・
周辺人力バッファ、６・・・周辺アドレスラッチ、７・
・・周辺出力バッファ、８・・・周辺出力ラッチ、９・
・・内部バス、１０・・・アドレスデコーダ、１１．１
２・・・周辺バス、１３・・・コンパレータ、１４・・
・コンベア出力フラグ、１５・・・アドレス・データ選
択回路、１８・・・アドレスコンベアラッチ、２０・・
・マイクロプロセッサ、２１・・・比較部、３０・・・
周辺部、Ｓ１６・・・テストモード信号、Ｓ　１７＋　
３１９・・・タイミング信号。

Claims (1)

【特許請求の範囲】
1. 周辺回路に出力するアドレス情報を比較用に記憶するア
   ドレスデータコンペアラッチと、該アドレスデータコン
   ペアラッチに記憶された比較用アドレス情報と前記周辺
   回路から入力される前記アドレス情報に対応する入力ア
   ドレス情報とを比較する比較回路と、その比較結果を記
   憶する比較結果格納ラッチとを有する比較部を含むこと
   を特徴とするマイクロプロセッサ。