JPH0217553A - Ｒａｓ回路付記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明ｔ４　ＥＣＣ（Ｅｒｒｏｒ　Ｃｏｒｒｅｃｔｉｎ
ｇ　Ｃｏｄｅ）付きの記憶部？有するデータ処理装置に
関し、特に記憶部及びＥＣＣチエツク回路における動作
状態の診断を容易に行うＲＡＳ　（Ｒｅｌｉａｂｉｌｉ
ｔｙ、　Ａｖａｉｌｓｂｉｌｌｔｙ。

５ａｒｖｉｃｅａｂ目５ｔｙ）回路付記憶装伊に関する
ものである。

〔従来の技術〕

第３図は「インターフェースＪ　Ｎｏ、８７．　Ｐ２４
５−Ｐ２Ｓ５　　（発行元、ＣＱ出版社０発行日、　１
９８４年８月）に示された従来のＥＣＣチエツク回路を
含む記憶装置のブロック図であり、図において、＋１１
１’！各種データが書込まれるデータ記憶部、（２）は
このデータ記憶部（２）に記憶されるデータ毎に付加さ
れるチェックビットを記憶するチェックビット記憶部、
（３）はデータ記憶部（２）からのデータにつき、チェ
ックビット記憶部（３）からのチェックビットの情報を
基に１とットエラー、２ビットエラー全検出し、それぞ
れ信号ＳＥＰ　（シングルビットエラー７ラク）、信号
Ｄａｐ（ダブルビットエラー７ラグ）を出力するＥＣＣ
チエツク回路、（４）はデータ記憶部（１）、チェック
ビット記憶部（２）のデータの読出し。

書込み動作全制御し、アドレスデータ、信号ＲＡＳ（Ｌ
ｏｗ　Ａｄｄｒｓｓｓ　５ｔｒｏｂｅ）―信号ＣＡＳ　
（Ｃｏｌｕｍｎ　Ａｄｄｒａ−ｓｓ　５ｔｒｏｂｅ）−
信号ＷＥ　（Ｗｒｔｔ＠Ｅｎａｂｌｅ）を出力する記憶
制御部である。

次に、第４図のタイミング図を参照して、動作？説明す
る。データの書込み時には、先ず、記憶制御部（４）は
信号ＷＥを有意″Ｌ　”とする。セしてＥＣＣチエツク
回路（３１ｉ　、確定したデータのチエツクピッ）？生
成する。さらに、記憶制御部（４）ハアドレス線に時分
割で発生する行アドレス（上位アドレス）と列アドレス
（下位アドレス）が確定する時点で信号ＲＡＳと信号Ｃ
Ａ　ＳＬとを有意１１ＬＨとする。

データ記憶部＋１１とチェックビット記憶部＋２１　［
、信号ＲＡＳが有意＋１ＬＩＩとなるタイミングで行ア
ドレスを入力し、そして信号ＣＡＳが有意″Ｌ″となる
タイミングで行アドレスの入力およびデータ、またはチ
ェックビットの書込みを行なう。

一方、読出し時には、記憶制御部（４）は信号ＷＥを無
意”Ｈ”としたままで、前記書込み時と同様のタイミン
グで信号ＲＡＳと信号ＣＡＳを有意＋ｌ　Ｌ　Ｉ＋とす
る。この動作により、データ記憶部（１）とチェックビ
ット記憶部（２１よりデータまたはチェックビットが出
力される。ＥＣＣチエツク回路（３）は、データ記憶部
（１）より読出されたデータとチェックビット記憶部よ
り読出されたチエツクピット音入力し、１ビットエラー
と２ビットエラーの検出を行ない、１ビットのエラーが
ある場合には、信号ＳＥＰを有意″Ｌ″にし、２ビット
のエラーが発生した場合には信号ＤＥＦを有意″Ｌ”に
する。

〔発明が解決しようとする課題〕

従来のＲＡＳ回路付記憶装置は以上のように構成されて
いるので、記憶装置およびＥＣＣチエツク回路の機能試
験をするために、記憶装置にエラーの存在しないデータ
とそれに対するＦＣＣコードをセットし之あとでこれら
を続出してＥＣＣチエツク回路を動作させ、該ＥＣＣチ
エツク回路が１ビットエラーオよび２ビットエラーを検
出したときに障害の発生した領Ｈ，を調査するようにし
てい念。それ故、エラーが偶発的に発生するのを待たな
ければＥＣＣチエツク回路の動作チエツクを行うことが
できず、また、積極的に任意の１ビットエラーｉ念は２
ビットエラーを含むデータに対して、ＥＣＣチエツク回
路の動作確認ができない課題があった。

この発明は上記のような課題を解消する念めになされた
もので、　ＥＣＣチエツク回路を診断するために、記憶
部に任意のビットで１ビットエラーあるいは２ビット以
上エラーとなるデータまたはチェックビットを格納でき
、読出し動作時Ｋ　ＥＣＣチエツク回路が正常に１ビッ
トエラーまたは２ビットエラー全検出したか否かの確認
を行なえるようにしたＲＡＳ回路付記憶装置を得ること
を目的とする。

〔課題を解決するための手段〕

この発明に係るＲＡＳ回路付記憶装菅ｎ、ｗｃｃチエツ
ク回路と記憶部の機能が正常か否かを判定するために、
データまたはチェックビットのどちらか一方のみを独立
して書込む手段を有し、記憶部に任意のビットで１ビッ
トエラーまたは２ビット以上のエラーとなる診断用デー
タ、あるいはチェックビットが格納できるようにし、こ
の診断用データ、あるいはチェックビットを記憶部より
読出した時に、ＥＣＣチエツク回路より発生する１ビッ
トエラーまたは２とットエラーを検出する機能を付加し
たものである。

〔作用〕

この発明における診断用データの生成では、データまた
はチェックビットのどちらか一方の記憶部への書込みを
禁止することにより、任意のビットで１とットエラーま
たは２とットエラーとなる診断用データまたにチェック
ビットを記憶部に格納することにより、ＥＣＣチエツク
回路の診断を行なうことを可能にする。

〔発明の実施例〕

以下、この発明の一ス施例を図について説明する。図中
、１！３図と同一の部分は同一の符号をもって図示した
。

＠１図において、ｔｏｌｄデータ記憶部（１１に対する
ライトコマンド信号を禁止し、チェックビット記憶部（
２）にのみ独立にライトコマンド信号を発生させるため
のライトコマンド禁止回路、＋６１Ｕライトコマンド禁
止設定レジスタ、（７）は論理回路である。

また、％２図は本回路の書込み動作を示すタイミング図
である。

次に１作について説明する。通常の動作では、ライトコ
マンド禁止設定レジスタ（６）の出力ＤＢＤＩＳは、無
意”Ｈ′となっており、書込み動作時に記憶制御部（４
）より発生するライトコマンド信号ＷＥが有意ＮＬＩ＋
となる同じタイミングで第２図に実線で示すとおりライ
トコマンド禁止回路（５）の論理回路（７）より出力す
るデータライトコマンドＷＥＤＢが有意ＩＩ　ｌ、Ｉ＋
となる。

従って、従来の回路で示した動作と同様に、データ記憶
部（１１及びチェックビット記憶部（２１に夫々データ
及びチェックビットが書込まれる。

次に、データ記憶部ｉｌ＋に１ビットエラーとなる診断
用データを格納する場合は、まず、ライトコマンド禁止
レジスタ（６１の出力ＤＢＤＩＳ　？無意”Ｈ″とし、
例えばデータｏｏｏｏｏｏｏｏを書込む。さらに、その
後、同じアドレスに対してライトコマンド禁止設定レジ
スタ（６１の出力ＤＢＤＩＳ　’！ｉ’有意ｌ′Ｌ″と
して、データ？　０００００００１に設定して書込み動
作を行なう。これにより、論理回路（７）のデータライ
トコマンドＷＥＤＢ　＆−！禁止され、第２図中、点線
で示されるごとく無意”Ｈ”の状態になっているので、
チェックビット記憶部（２１へのライトコマンド信号Ｗ
Ｅのみが有意”Ｌ″となり出力される。したがって、デ
ータ０００００００１はデータ記憶部ｉｌｌには書込ま
れず、ＥＣＣチエツク回路（３）により生成されるデー
タ０００００００１のチェックビット（Ａとする）のみ
がチェックビット記憶部（２）に格納される。この結果
データ記憶部＋１１にｏｏｏｏｏｏｏｏ　、チェックビ
ット記憶部（２）に０００００００１に対するチェック
ビットＡが格納されることになり、データ記憶部＋１１
に１ビットエラーとなるデータが記憶されたことになる
。

また、上述の２回目に書込もうとするデータ分、例えば
００００００１１とすれば、データ記憶部ｉｌ＋に２ビ
ットエラーとなるデータを記憶することができる。つ捷
り、最初に書込むデータと２回目に書込もうとするデー
タを適宜変えることにより、任意のビットにエラーを有
する診断用データ全データ記憶部（１）に格納すること
ができる。

一方、チェックビット記憶部（２）に１ビットエラーと
なるチェックビットを格納する場合に、互いのチェック
ビットが１ビットだけ異なるような２つのデータを選び
出し、この２つのデータを前記１ビットエラー診断用デ
ータを格納する場合と同様の手順で、２回に分けて箸込
む動作を行なうことにより、１ビットエラーとなる診断
用チェックビットがチェックビット記憶部（２）に格納
できる。

ただこの場合はライトコマンド禁止回路（５）の出力を
チェックビット記憶部（２）側に供給することになる。

以上のようにデータ記憶部（１）またはチェックビット
記憶部（２）に格納された１ビットエラーま九は２ビッ
トエラー診断用データを従来の回路で示したのと同様な
動作により読出せば、１ビットエラー１号ｓｇｐ又は２
ビット工ラー傷号ＤＥＦ・ＥＣＣチエツク回路（３）か
ら出力されることは当然で、出力されなければ異常であ
るから、ＥＣＣチエツク回路（３）及び記憶部の動作確
認を行なうことができる。

なお、上記実施例では、データ記憶部のライトコマンド
のみを禁止したが、チェックビット記憶部のライトコマ
ンドを挙止してもよい。

また、ライトコマンド禁止信号を出力するのにレジスタ
を用いているが、スイッチ等のハードウェアで設定する
ようにしてもよい。

〔発明の効果〕

以上のように、この発明によれば、診断用データま−ｆ
ｉ：、ハチェックビットを記憶部に格納できるように構
成し、ＥＣＣエラーを意図的に発生させることができる
ようにしたので、ＥＣＣチエツク回路及び記憶部の動作
確ｇ１ｆｔ適時行なえることができる。

【図面の簡単な説明】

＠１図はこの発明の一実施例によるＲＡＳ回路付記憶装
置を示すブロック図、第２図ｉ’！ＩＩ図の回路の動作
を示すタイミング図、９Ｓ３図は従来のＲＡＳ回路付記
憶装置を示すブロック図、′ＩＪＫ４図は第３図の回路
の動作を示すタイミング図である。 図において、ｌ１ｌｉデ一タ記憶部、（２）はチェック
ビット記憶部、（３）はＥＣＣチエツク回路、（４）は
記憶制御部、（５）はライトコマンド禁止回路、ｆ６１
ｒｃライトコマンド禁止設定レジスタである。 なお、各図中、同一符号は、同一あるいは相当部分を示
すものとする。

Claims (1)

【特許請求の範囲】
1. データ記憶部と、このデータ記憶部に記憶されたデータ
   に対するチェックビットを記憶するチェックビット記憶
   部と、このチェックビット記憶部及び上記データ記憶部
   から読出されるデータ及びチェックビットを入力し、こ
   れらの１ビット又は２ビット以上のエラーを検出すると
   ともに、上記データ記憶部に書込まれるデータに対する
   チェックビットを生成し、上記チェックビット記憶部に
   入力するチェック回路と、上記データ記憶部又はチェッ
   クビット記憶部に対して、独立にライトコマンド信号を
   発生させ、上記データ記憶部又はチェックビット記憶部
   に記憶されるデータ又はチェックビットにビットエラー
   となる診断用データ又は診断用チェックビットを書込ま
   せるライトコマンド禁止回路を備え、上記チェック回路
   に関連するエラーモードを診断するようにしたことを特
   徴とするＲＡＳ回路付記憶装置。