JPH01206632A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
げ）産業上の利用分野
本発明は半導体装置の製造方法に関する。
（ロ）従来の技術
特開昭６０−２０７３７６号公報等に知られている静電
誘導型サイリスタは、アノードからのホール注入により
、ＯＮ時のペース層を導電率変調してＯＮ電圧を下げて
いるが、このホールの注入により、ターンオン時にアノ
ード電ｔｆ７：、′Ｉ！ｌ形にテイルが発生する。この
テイルの発生によりスイッチング損失が大幅に増えるた
め、一般にライフタイムキラーを拡散し、ティルをなく
すことが行なわれている。 （／９ 発明が解決しようとする課題 ところで、従来金拡散によるライフタイム制御は、シリ
コン基板表面に直接雀を蒸着して、熱処理により基板内
に金を拡散する方法である。 この方法では蒸着面に金−シリコンの共晶が発生し表面
状態が不安定となり、電極を形成するためには、エツチ
ング等によってこの共晶層を除去する必要がある。しか
しながら、拡散層が薄い場合には、高濃度層がエツチン
グによって除去されるため、好ましくない。 一方、金の選択拡散マスクとして用いられている熱酸化
シリコン膜では、酸化シリコン膜を通じてシリコン中に
拡散する金の量は極めてわずかであり、実用に供さない
。 本発明は、共晶層をシリコン表面に発生させることなく
、基板内にライフタイムキラーを拡散し、ライフタイム
制御を行なうことを目的とする。 に）課題を解決するための手段 本発明は、半導体基板表面に常圧ＣＶＤで二酸化シリコ
ン膜を形成し、この二酸化シリコン膜上にライフタイム
キラー用重金属を蒸着した後。 前記半導体基板に熱処理を施し、ライフタイムキラー拡
散を行なうことを特徴とする。 （ホ）作 用 常圧ＣＶＤで形成した二酸化シリコン膜上に蒸着した重
金属は熱処理にエフ、二酸化シリコン膜を、出して基板
内に拡散される。基板と金等の重金属層は直接接触しな
いので、共晶を発生させることなくライムタイムが制御
される。 （へ）実施例 以下、本発明の一実施例を図面に従い説明する。第３図
は本発明が適用される静電誘導型サイリスタを示す斜視
図である。まず、静電誘導型サイリスタを第１図面の簡
単な説明する。Ｎ−型面にはＰ＋型アノード層（３）、
他面にはＮ＋型カンード層（４）が形成される。そして
、ゲート層（２）の電極を取り出すため、電極取り、出
し領域（２ＩＩの半導体基板（１）はカソード層（４）
側からゲート層（２）に至るまで除去されている。ゲー
ト層（２）、アノード層（３）およびカソード層（４）
に夫々、ゲート電極（５）、アノード電極（６）および
カソード電極（７）を形成する。 そして、基板ｉｌｌ内に、金等の重釡属がライフタイム
キラーとして拡散さｎる。 次に１本発明について第１図イ〕ないし第１図（ロ）に
従い説明する。 各領域が形成された半導体基板ｉｌ＋の表面を露出せし
め（第１図イ〕参照）、常圧ＣＶＤでシラン、および酸
素を原料ガスとして、約４１０℃の雰囲気化で二酸化シ
リコン膜任りを形成する（第１図ｉ］参照）。そして、
この二酸化シリコン膜［υには、アニーリング処理に施
さない。 次いで、この二酸化ノリコン膜＋１１１上に拡散に必要
な金属（１２１を蒸着する（第１図しう参照）。続いて
この半導体基板（１）を拡散炉に入れて、所定の温度で
金拡散を行い、基板（１）内にライフタイムキラーが導
入される
誘導型サイリスタは、アノードからのホール注入により
、ＯＮ時のペース層を導電率変調してＯＮ電圧を下げて
いるが、このホールの注入により、ターンオン時にアノ
ード電ｔｆ７：、′Ｉ！ｌ形にテイルが発生する。この
テイルの発生によりスイッチング損失が大幅に増えるた
め、一般にライフタイムキラーを拡散し、ティルをなく
すことが行なわれている。 （／９ 発明が解決しようとする課題 ところで、従来金拡散によるライフタイム制御は、シリ
コン基板表面に直接雀を蒸着して、熱処理により基板内
に金を拡散する方法である。 この方法では蒸着面に金−シリコンの共晶が発生し表面
状態が不安定となり、電極を形成するためには、エツチ
ング等によってこの共晶層を除去する必要がある。しか
しながら、拡散層が薄い場合には、高濃度層がエツチン
グによって除去されるため、好ましくない。 一方、金の選択拡散マスクとして用いられている熱酸化
シリコン膜では、酸化シリコン膜を通じてシリコン中に
拡散する金の量は極めてわずかであり、実用に供さない
。 本発明は、共晶層をシリコン表面に発生させることなく
、基板内にライフタイムキラーを拡散し、ライフタイム
制御を行なうことを目的とする。 に）課題を解決するための手段 本発明は、半導体基板表面に常圧ＣＶＤで二酸化シリコ
ン膜を形成し、この二酸化シリコン膜上にライフタイム
キラー用重金属を蒸着した後。 前記半導体基板に熱処理を施し、ライフタイムキラー拡
散を行なうことを特徴とする。 （ホ）作 用 常圧ＣＶＤで形成した二酸化シリコン膜上に蒸着した重
金属は熱処理にエフ、二酸化シリコン膜を、出して基板
内に拡散される。基板と金等の重金属層は直接接触しな
いので、共晶を発生させることなくライムタイムが制御
される。 （へ）実施例 以下、本発明の一実施例を図面に従い説明する。第３図
は本発明が適用される静電誘導型サイリスタを示す斜視
図である。まず、静電誘導型サイリスタを第１図面の簡
単な説明する。Ｎ−型面にはＰ＋型アノード層（３）、
他面にはＮ＋型カンード層（４）が形成される。そして
、ゲート層（２）の電極を取り出すため、電極取り、出
し領域（２ＩＩの半導体基板（１）はカソード層（４）
側からゲート層（２）に至るまで除去されている。ゲー
ト層（２）、アノード層（３）およびカソード層（４）
に夫々、ゲート電極（５）、アノード電極（６）および
カソード電極（７）を形成する。 そして、基板ｉｌｌ内に、金等の重釡属がライフタイム
キラーとして拡散さｎる。 次に１本発明について第１図イ〕ないし第１図（ロ）に
従い説明する。 各領域が形成された半導体基板ｉｌ＋の表面を露出せし
め（第１図イ〕参照）、常圧ＣＶＤでシラン、および酸
素を原料ガスとして、約４１０℃の雰囲気化で二酸化シ
リコン膜任りを形成する（第１図ｉ］参照）。そして、
この二酸化シリコン膜［υには、アニーリング処理に施
さない。 次いで、この二酸化ノリコン膜＋１１１上に拡散に必要
な金属（１２１を蒸着する（第１図しう参照）。続いて
この半導体基板（１）を拡散炉に入れて、所定の温度で
金拡散を行い、基板（１）内にライフタイムキラーが導
入される
【第１図に）参照】。
第２図および、第１表に、二酸化シリコン膜ｔｔｎを上
述した常圧ＣＶＤにより、５００λ、１０００金拡敢を
行うたものと、酸化膜全付層させていない基板に金拡散
を行なったものとのライフタイムの時間を示す、。 第１表 （μ５ｅｃ） 第２図および第１表から明らかなように、本発明によれ
ば、二酸化シリコン膜（Ｉｌｌを介して金拡散が行われ
、共晶を形成することなくライフタイム制御が行なえる
。 そして、上述し几常圧ＣＶＬ）で形成した二酸化シリコ
ン膜と熱酸化により形成し友二酸化シリコン膜とのエツ
チングレートを測定したところ、帛圧ＣＶＤによる二酸
化シリコン膜は４〜５０００Ａ／分に対し、熱酸化によ
る二酸化シリコン膜は１０００ｃＡＺ分であった。尚、
使用したエツチイントハ、フッ化アンモン５００ ｙ’
ｉ４０ ％のフッ酸１８０ｃｃ％純水７５０（！ｅで溶
解させたものを使用した。 尚、上述した実施例では、静電誘導型サイリスタについ
て説明したが、本発明ぼこれに限らず。 ライタイム代う−導入する半導体装置に適用できる。 （ト］発明の詳細 な説明したように、本発明に工れば、基板表面に直接会
等の重金属を蒸着させずに、ライタイムキラーの導入が
行なえ、金−シリコン共晶の発生を防止することができ
る。
述した常圧ＣＶＤにより、５００λ、１０００金拡敢を
行うたものと、酸化膜全付層させていない基板に金拡散
を行なったものとのライフタイムの時間を示す、。 第１表 （μ５ｅｃ） 第２図および第１表から明らかなように、本発明によれ
ば、二酸化シリコン膜（Ｉｌｌを介して金拡散が行われ
、共晶を形成することなくライフタイム制御が行なえる
。 そして、上述し几常圧ＣＶＬ）で形成した二酸化シリコ
ン膜と熱酸化により形成し友二酸化シリコン膜とのエツ
チングレートを測定したところ、帛圧ＣＶＤによる二酸
化シリコン膜は４〜５０００Ａ／分に対し、熱酸化によ
る二酸化シリコン膜は１０００ｃＡＺ分であった。尚、
使用したエツチイントハ、フッ化アンモン５００ ｙ’
ｉ４０ ％のフッ酸１８０ｃｃ％純水７５０（！ｅで溶
解させたものを使用した。 尚、上述した実施例では、静電誘導型サイリスタについ
て説明したが、本発明ぼこれに限らず。 ライタイム代う−導入する半導体装置に適用できる。 （ト］発明の詳細 な説明したように、本発明に工れば、基板表面に直接会
等の重金属を蒸着させずに、ライタイムキラーの導入が
行なえ、金−シリコン共晶の発生を防止することができ
る。
【図面の簡単な説明】
第１図「〕ないし第１図（りは本発明法の各工程を示す
断面図、第２図は熱処理温度とクイックイムの関係を示
す特性図、第３図は静電誘導型サイリスタを示す斜視図
。 １・・・半導体基板、１１・・・二酸化シリコン膜、１
２・・・金層 呂願大三に電機株式会社 代理人弁理士西野卓嗣（外１名〕 第１図
断面図、第２図は熱処理温度とクイックイムの関係を示
す特性図、第３図は静電誘導型サイリスタを示す斜視図
。 １・・・半導体基板、１１・・・二酸化シリコン膜、１
２・・・金層 呂願大三に電機株式会社 代理人弁理士西野卓嗣（外１名〕 第１図
Claims (1)
- （１）半導体基板表面に常圧ＣＶＤで二酸化シリコン膜
を形成し、この二酸化シリコン膜上にライフタイムキラ
ー用重金属を蒸着した後、前記半導体基板に熱処理を施
し、ライフタイムキラー拡散を行なうことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63032212A JP2730900B2 (ja) | 1988-02-15 | 1988-02-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63032212A JP2730900B2 (ja) | 1988-02-15 | 1988-02-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01206632A true JPH01206632A (ja) | 1989-08-18 |
| JP2730900B2 JP2730900B2 (ja) | 1998-03-25 |
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ID=12352613
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63032212A Expired - Fee Related JP2730900B2 (ja) | 1988-02-15 | 1988-02-15 | 半導体装置の製造方法 |
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|---|---|
| JP (1) | JP2730900B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5923962A (en) * | 1993-10-29 | 1999-07-13 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a semiconductor device |
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| US6413805B1 (en) | 1993-03-12 | 2002-07-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device forming method |
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| JPS58175834A (ja) * | 1982-04-08 | 1983-10-15 | Toshiba Corp | 半導体装置の製造方法 |
-
1988
- 1988-02-15 JP JP63032212A patent/JP2730900B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2730900B2 (ja) | 1998-03-25 |
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