JPS609118A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS609118A JPS609118A JP58117459A JP11745983A JPS609118A JP S609118 A JPS609118 A JP S609118A JP 58117459 A JP58117459 A JP 58117459A JP 11745983 A JP11745983 A JP 11745983A JP S609118 A JPS609118 A JP S609118A
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- JP
- Japan
- Prior art keywords
- oxide film
- impurity
- source layer
- layer
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices
- H10P32/10—Diffusion of dopants within, into or out of semiconductor bodies or layers
- H10P32/14—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase
- H10P32/1404—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase using predeposition followed by drive-in of impurities into the semiconductor surface, e.g. predeposition from a gaseous phase
- H10P32/1406—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase using predeposition followed by drive-in of impurities into the semiconductor surface, e.g. predeposition from a gaseous phase by ion implantation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices
- H10P32/10—Diffusion of dopants within, into or out of semiconductor bodies or layers
- H10P32/17—Diffusion of dopants within, into or out of semiconductor bodies or layers characterised by the semiconductor material
- H10P32/171—Diffusion of dopants within, into or out of semiconductor bodies or layers characterised by the semiconductor material being group IV material
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法に関する。
現在、電力用トランジスタのペース層の形成は、その不
純物濃度を均一化するだめに、イオン注入法により半導
体基板内にこれと反対導電形の拡散不純物を導入して、
高イ農度の拡散不純物源層を形成することにより行われ
ている。例えばＮＰＮ ）ランジスタを例に誉げると、
第１図（Ａ）乃至同図（Ｆ）に示す工程により製造され
ている６、先ず、同図（〜に示す如く、表面領域にＮ−
ＩＱｌを形成しだ半導体基板２を用）５する１１次に、
同図（Ｂ）に示す如く、Ｎ一層１０表面領域に〜１．Ｏ
Ｘ １０１５／ｃｄｌの注入量でＰ形の不純物を注入１
〜、深さ約〜０，６ｔｔｍの高濃度の拡散不純物源層３
を形成する。次いで、拡散不純物源層３の外部拡散を防
止するために、気相成長法により酸化膜４全同図（Ｃ）
に示す如く、形成する。これに約１０ （）０℃の窒素
雰囲気で数時間スラツピングを施し、拡散不純物源層３
′の拡散深さを約２μｍ深くする。これは、後述のエミ
ッタ用拡散マスクを形成する際の熱処理によって、拡散
不純物源層３′中の不純物濃度が低下するのを防止する
ためである。次に、同図■）に示す如く、エミッタ用拡
散マスクとなる熱酸化膜５を酸化膜４及び半導体基板２
の露出した裏面側に形成する。
純物濃度を均一化するだめに、イオン注入法により半導
体基板内にこれと反対導電形の拡散不純物を導入して、
高イ農度の拡散不純物源層を形成することにより行われ
ている。例えばＮＰＮ ）ランジスタを例に誉げると、
第１図（Ａ）乃至同図（Ｆ）に示す工程により製造され
ている６、先ず、同図（〜に示す如く、表面領域にＮ−
ＩＱｌを形成しだ半導体基板２を用）５する１１次に、
同図（Ｂ）に示す如く、Ｎ一層１０表面領域に〜１．Ｏ
Ｘ １０１５／ｃｄｌの注入量でＰ形の不純物を注入１
〜、深さ約〜０，６ｔｔｍの高濃度の拡散不純物源層３
を形成する。次いで、拡散不純物源層３の外部拡散を防
止するために、気相成長法により酸化膜４全同図（Ｃ）
に示す如く、形成する。これに約１０ （）０℃の窒素
雰囲気で数時間スラツピングを施し、拡散不純物源層３
′の拡散深さを約２μｍ深くする。これは、後述のエミ
ッタ用拡散マスクを形成する際の熱処理によって、拡散
不純物源層３′中の不純物濃度が低下するのを防止する
ためである。次に、同図■）に示す如く、エミッタ用拡
散マスクとなる熱酸化膜５を酸化膜４及び半導体基板２
の露出した裏面側に形成する。
然る後、これに１２５０℃で数時間スランビングを施し
、拡散不純物源層３′からの拡散により拡散深さが約３
０μｍのベースＲ′ｉ６を同図（Ｆ）に示す如く形成す
る。この後、エミッタ拡散処理、電極形成処理等を行い
所望の半導体装置を得る。
、拡散不純物源層３′からの拡散により拡散深さが約３
０μｍのベースＲ′ｉ６を同図（Ｆ）に示す如く形成す
る。この後、エミッタ拡散処理、電極形成処理等を行い
所望の半導体装置を得る。
このような従来の半導体装置の製造方法では、次のよう
な問題がある。
な問題がある。
（リ 拡散不純物源層３の外部拡散を防止するだめ酸化
膜４は、通常常圧ＣＶＤ法、連続ＣＶＤ法等により形成
されるため、大Ｍ１・生産に不向きであり、生産性の向
上を達成できない。
膜４は、通常常圧ＣＶＤ法、連続ＣＶＤ法等により形成
されるため、大Ｍ１・生産に不向きであり、生産性の向
上を達成できない。
■ また、高品質の１欧化膜４を得ることができないた
め、歩留シを向上させることができない。酸化膜４の品
質を高めることができないのは、例えばＣＶＤ法による
酸化膜４の場合には、５ｔ）（４＋ｏ２→５ｉ０２ ＋
２Ｈ１の反応によってヒロックと称せられるシラン酸
化物が発生するため、その付着或は酸化膜４中にピンホ
ールが発生し易いからである。更に、不純物を含むＣＶ
Ｄ酸化膜、ＰＳＧ膜、ＢＳＧ膜を形成する工程と併用１
〜で酸化膜４が形成されるため、ＰＳＧ膜を形成する際
のＰＨ８，ＢＳＧ膜を形成する際のＢ、Ｈ，ｉｆスによ
って汚染を受け易いからである。
め、歩留シを向上させることができない。酸化膜４の品
質を高めることができないのは、例えばＣＶＤ法による
酸化膜４の場合には、５ｔ）（４＋ｏ２→５ｉ０２ ＋
２Ｈ１の反応によってヒロックと称せられるシラン酸
化物が発生するため、その付着或は酸化膜４中にピンホ
ールが発生し易いからである。更に、不純物を含むＣＶ
Ｄ酸化膜、ＰＳＧ膜、ＢＳＧ膜を形成する工程と併用１
〜で酸化膜４が形成されるため、ＰＳＧ膜を形成する際
のＰＨ８，ＢＳＧ膜を形成する際のＢ、Ｈ，ｉｆスによ
って汚染を受け易いからである。
本発明は、半導体基板内に形成する不純物領域の表面濃
度を均一にし、かつ、高歩留シで生産性の向上を達成し
た半導体装置の製造方法を提供することをその目的とす
るものである。
度を均一にし、かつ、高歩留シで生産性の向上を達成し
た半導体装置の製造方法を提供することをその目的とす
るものである。
本発明は表面に厚肉の酸化膜を形成した拡散不純物源層
から、１０００〜１１００℃の窒素雰囲気中で所定の拡
散深ざの不純物領域を半導体基板内に延出させた後、こ
れに熱酸化及び１？００〜１３００℃のスランビング処
理を施す工程を設けたことにより、半導体基板内に形成
する不純物領域の表面濃度を均一にし、かつ、歩留り及
び生産性の向上を達成［また半導体装置の製造方法であ
る。
から、１０００〜１１００℃の窒素雰囲気中で所定の拡
散深ざの不純物領域を半導体基板内に延出させた後、こ
れに熱酸化及び１？００〜１３００℃のスランビング処
理を施す工程を設けたことにより、半導体基板内に形成
する不純物領域の表面濃度を均一にし、かつ、歩留り及
び生産性の向上を達成［また半導体装置の製造方法であ
る。
以下、本発明の実施例について図面を参照して説明する
。
。
先ず、第２図（Ａ）に示す如く、表面領域にＮ一層１０
を形成した半導体基板１１を用意する。次いで、同図（
Ｂ）に示す如り、Ｎ一層の表面領域に〜１、 ＯＸ １
０”／ｃＪの注入量でＰ形の不純物を注入し、深さ約〜
０．６１１ｍの高θ度の不純物拡散源層１２を形成する
。次に、同図（Ｃ）に示す如く、これに１０００〜１１
００℃の乾燥酸素雰囲気中で酸化処理を施し、厚さ約３
０００Ｘの厚肉の酸化Ｍ１３を不純物拡散源層Ｊ２上及
び半導体基板１ノの裏面上に形成する。次いで、同図の
）に示す如く、これに例えば１０００℃の温度で窒素雰
囲気中で数時間スランビング処理を施し、拡散深さが約
３μｍの不純物領域１４を不純物拡散源層１２の不純物
拡散によって形成する。次に、これに同図の）に示す如
く、酸化性雰囲気中で熱酸化を施し、酸化膜１３上に後
述するエミッタ用拡散マスクとなる熱酸化膜１５を一体
に形成する。然る後、１２ （ｌ ０〜１３００℃の温
度範囲にある温度、例えば１２５０℃で数十時間スラン
ビング処理を施し、同図（ド）に示す如く、拡散保さが
約３０ｔ１ｍのペース層１６をＮ一層ノθ中に形成する
っこの後、熱酸化膜１５にエミッタ拡散用の窓を開口し
、エミッタ拡散等の処理を経て半導体装置２０を得る。
を形成した半導体基板１１を用意する。次いで、同図（
Ｂ）に示す如り、Ｎ一層の表面領域に〜１、 ＯＸ １
０”／ｃＪの注入量でＰ形の不純物を注入し、深さ約〜
０．６１１ｍの高θ度の不純物拡散源層１２を形成する
。次に、同図（Ｃ）に示す如く、これに１０００〜１１
００℃の乾燥酸素雰囲気中で酸化処理を施し、厚さ約３
０００Ｘの厚肉の酸化Ｍ１３を不純物拡散源層Ｊ２上及
び半導体基板１ノの裏面上に形成する。次いで、同図の
）に示す如く、これに例えば１０００℃の温度で窒素雰
囲気中で数時間スランビング処理を施し、拡散深さが約
３μｍの不純物領域１４を不純物拡散源層１２の不純物
拡散によって形成する。次に、これに同図の）に示す如
く、酸化性雰囲気中で熱酸化を施し、酸化膜１３上に後
述するエミッタ用拡散マスクとなる熱酸化膜１５を一体
に形成する。然る後、１２ （ｌ ０〜１３００℃の温
度範囲にある温度、例えば１２５０℃で数十時間スラン
ビング処理を施し、同図（ド）に示す如く、拡散保さが
約３０ｔ１ｍのペース層１６をＮ一層ノθ中に形成する
っこの後、熱酸化膜１５にエミッタ拡散用の窓を開口し
、エミッタ拡散等の処理を経て半導体装置２０を得る。
２このようにこの半導体装置の製造方法によれば、拡散
不純物源層１２の外部拡散を防止する酸化膜１３は、熱
酸化法にて形成されるので、量産が容易であり、生産性
を向上させることができる１、しかも、この酸化膜１３
の形成の際には、不純物が混入し易いＰＳＧ膜等の形成
処理は併用されないので、はとんど汚染のない清浄な酸
化膜１３を形成して、後続のスランビング処理によって
極めて高品質のペース層１６を形成することができる。
不純物源層１２の外部拡散を防止する酸化膜１３は、熱
酸化法にて形成されるので、量産が容易であり、生産性
を向上させることができる１、しかも、この酸化膜１３
の形成の際には、不純物が混入し易いＰＳＧ膜等の形成
処理は併用されないので、はとんど汚染のない清浄な酸
化膜１３を形成して、後続のスランビング処理によって
極めて高品質のペース層１６を形成することができる。
更に、酸化膜１３の形成が１０００〜１１００℃の高温
度で、かつ、数時間の長時間加熱によって行われるので
、次のスランピング効果ヲ促進することによって、ベー
ス層１６を形成するだめの不純物濃度の低下を防止して
、汚染度の小さいベース層１６が形成される。
度で、かつ、数時間の長時間加熱によって行われるので
、次のスランピング効果ヲ促進することによって、ベー
ス層１６を形成するだめの不純物濃度の低下を防止して
、汚染度の小さいベース層１６が形成される。
因に、このようにして得らｔまた半導体装置のベース層
１６形成後における耐圧歩留シを調べると、シート抵抗
のばらつき幅（ΔρＳ）を±４％に抑えた半導体基板１
ノを用いた場合、エミッタ開放コレクク降伏電圧（’Ｖ
ｃｎｏ）について見ると従来５０％のＶＣＢＯ歩留りを
実施例によるものでは９５％ＶＣＲＯ歩留まで向上させ
ることができた。
１６形成後における耐圧歩留シを調べると、シート抵抗
のばらつき幅（ΔρＳ）を±４％に抑えた半導体基板１
ノを用いた場合、エミッタ開放コレクク降伏電圧（’Ｖ
ｃｎｏ）について見ると従来５０％のＶＣＢＯ歩留りを
実施例によるものでは９５％ＶＣＲＯ歩留まで向上させ
ることができた。
なお、実施例でけＮ−ＰＮ型のベース層１６の形成に本
発明を適用したものについて説明したが、この他にも、
イオン注入後に熱酸化工程を有する工程、例えばＰＮＰ
型トランジスタのエミッタ形成やＮＰＮ型トランジスタ
のコンタクトＰ十形成などにも適用できることは勿論で
ある。
発明を適用したものについて説明したが、この他にも、
イオン注入後に熱酸化工程を有する工程、例えばＰＮＰ
型トランジスタのエミッタ形成やＮＰＮ型トランジスタ
のコンタクトＰ十形成などにも適用できることは勿論で
ある。
以上説明した如く、本発明に係る半導体装置の製造方法
によれば、半導体基板内に形成する不純物領域の表面濃
度を均一にし、かつ、歩留り及び生産性の向上を達成で
きる等顕著な効果を奏するものである。、
によれば、半導体基板内に形成する不純物領域の表面濃
度を均一にし、かつ、歩留り及び生産性の向上を達成で
きる等顕著な効果を奏するものである。、
第１図（Ａ）乃至同図（Ｆ）は、従来の半導体装置の製
造方法を工程順に示す説・門口、第２図（Ａ）乃至同図
（Ｆ）は、本発明方法を工程順に示す説明図である。 １０・・・Ｎ一層、１ノ・・・半導体基板、１２・・・
不純物拡散源層、１３・・・酸化膜、１４・・不純物領
域、１５・・・熱酸化膜、１６・・・ベース層、２０・
・・半導体装置。
造方法を工程順に示す説・門口、第２図（Ａ）乃至同図
（Ｆ）は、本発明方法を工程順に示す説明図である。 １０・・・Ｎ一層、１ノ・・・半導体基板、１２・・・
不純物拡散源層、１３・・・酸化膜、１４・・不純物領
域、１５・・・熱酸化膜、１６・・・ベース層、２０・
・・半導体装置。
Claims (1)
- 一導電形の半導体基板に拡散不純物源層を形成した後、
該拡散不純物源層から所定の拡散深さの不イ′口物領域
を形成する工程を具備する半導体装置の製造方法におい
て、不純物領域の形成］−程を、１０００〜１１００℃
の酸素芽囲気中で厚肉の酸化膜を拡散不純物源層上に形
成した後、１０００〜１１００℃の窒素雰囲気中で該拡
散不純物源層が所定の拡散深さの不純物領域を半導体基
板内に延出させ、次いで、これに熱歳化を施しＺＣ後１
２００〜１３００℃のスラツピング処理を施す工程とし
たことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58117459A JPS609118A (ja) | 1983-06-29 | 1983-06-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58117459A JPS609118A (ja) | 1983-06-29 | 1983-06-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS609118A true JPS609118A (ja) | 1985-01-18 |
Family
ID=14712192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58117459A Pending JPS609118A (ja) | 1983-06-29 | 1983-06-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS609118A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CH677558A5 (en) * | 1988-11-28 | 1991-05-31 | Asea Brown Boveri | Deep PN junction mfr. for power thyristor - has oxide layer applied to surface of substrate during diffusion process for doping material |
-
1983
- 1983-06-29 JP JP58117459A patent/JPS609118A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CH677558A5 (en) * | 1988-11-28 | 1991-05-31 | Asea Brown Boveri | Deep PN junction mfr. for power thyristor - has oxide layer applied to surface of substrate during diffusion process for doping material |
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