JPH01207864A - モジュール間接続制御回路 - Google Patents

モジュール間接続制御回路

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JPH01207864A
JPH01207864A JP63033501A JP3350188A JPH01207864A JP H01207864 A JPH01207864 A JP H01207864A JP 63033501 A JP63033501 A JP 63033501A JP 3350188 A JP3350188 A JP 3350188A JP H01207864 A JPH01207864 A JP H01207864A
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Yutaka Suzuki
豊 鈴木
Hideo Kuroda
英夫 黒田
Tetsuo Tajiri
田尻 哲男
Toshiyuki Takahashi
敏幸 高橋
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はモジュール間接続制御回路、すなわち複数のモ
ジュール間の信号経路を切替え接続するための、接続経
路の配置および接続制御回路に関するものである。
〔従来の技術〕
高速信号処理の分野では、処理のスループットを向」ニ
させるため、同種または異種の複数のモジュールを並列
に動作させる方法が広く用いられている。また、処理の
対象によってモジュール間の接続経路を変更して処理効
率を向上させることが行われている。
第4図(a)および(b)は並列処理を実現する従来方
式の一例を示すものである。第4図(a)ではメソシュ
形にモジュール1を配置し、隣接するモジュール間を経
路2aで接続している。また、第4図(b)では各モジ
ュール1を共通の経路2bに接続している。
〔発明が解決しようとする課題〕
第4図(a)の例では、離れたモジュール間を直接に接
続することはできず、接続経路は空間的に大きく制限さ
れている。一方、第4図(b)の例では、経路が空いて
いる場合には、任意のモジュール間を経路によって接続
することができるが、他のモジュールが経路を使用して
いる場合には接続することかできず、接続経路は時間的
に太きく制限されている。
上述の如き、空間的および時間的な接続経路の制限が、
従来方式における問題点である。
本発明は」1記事情に鑑みてなされたもので、その目的
とするところは、従来のモジュール間接続方式における
上述の如き問題を解消し、モジュール間接続経路の制限
を緩和するとともに、接続経路の制御をできるたけ少な
い制御信号で実現するようにしたモジュール間接続制御
回路を提供することにある。
〔課題を解決するための手段〕
本発明の上述の「1的は、アレイ状に配置された複数モ
ジュール間を可変的に接続するモジュール間接続制御回
路において、各モジュールが、」1下または左右方向に
隣接するモジュールへ信号を出力するための第一・の経
路と、前記上下または左右方向に隣接するモジュールか
ら信号を入力するための第二の経路と、」−下および左
右の周囲方向に配置されたハスに対して信号を入出力す
るための第三の経路とを有するとともに、それぞれ、入
力または出力の方向が」1下左右の四方向のいずれかを
、制御信号によって指定される如く構成したことを特徴
とする、モジュール間接続制御回路によって達成される
。
〔作用〕
本発明に係わるモジュール間接続制御回路においては、
隣接するモジュール間を接続する二種類の経路と、各モ
ジュールの周囲に配置された第三の経路に対し、隣接モ
ジュール間のデータ入出力方向の組合せ条件によって、
使用する経路を下記の如く、自動的に選択できるように
したものである。すなわち、前記第一の経路を、上下ま
たは左右方向に対応してPl、第二の経路を同じくQi
、第三の経路を同じ<Bi+Bo(i、o=u、d、1
.r)とするとき、当該モジュールの出力方向の隣接モ
ジュールが当該モジュールの方向に入力を有する場合に
は前記第一の経路から P。を出力として選択し、当該
モジュールの入力方向の隣接モジュールが当該モジュー
ルの方向に出力を有する場合には前記第二の経路から 
Qiを入力として選択し、=4− 当該モジュールの入力方向の隣接モジュールが当該モジ
ュールの方向に出力を有しない場合には前記第三の経路
から B□を入力として選択し、当該モジュールの出力
方向の隣接モジュールが当該モジュールの方向に入力を
有しない場合には前記第三の経路から Boを出力とし
て選択するというものである。
〔実施例〕
以下、本発明の実施例を図面に基づいて詳細に説明する
。
第1図は、本発明の一実施例を示すブロック構成図であ
る。図において、]−は前述の、ある単位の処理を行う
モジュール、20.21は隣接するモジュール間を接続
する第一種および第二種の経路、30はモジュール1の
周囲に配置されたバスに対する入出力を行うための第三
種の経路である。
モジュール1は、」1下左右の四方向のモジュールに対
して信号を出力する第一種の経路を四本、上下左右の四
方向のモジュールから信号を入力する第二種の経路を四
本、また、周囲に配置されたハスに対する人出力を行う
ための第三種の経路を四本有している。
」1記構成によれば、接続された9個のモジュールは、
第一種または第二種の経路を用いて、上下左右方向の隣
接するモジュールに接続できる他、例えば、左」1端の
モジュール1aは、第三種の経路を用いて非隣接の五つ
のモジュールにも接続できる。このとき、左上端のモジ
ュール]aの対称点にある右下のモジュール1gも同時
に五つの非隣接のモジュールに接続でき、従来の、単純
なメツシュ形の接続やバス形式の接続に比較して接続の
自由度を高めることができ、信号処理のフローに従って
、効率良くモジュールを接続することが可能となる。
以下、モジュール間の接続制御方法について説明する。
第2図は、モジュール間の接続制御回路の一構成例を示
す図であり、隣接するモジュールの相対する辺に必要と
なる制御回路を示している。図において、100は着目
するモジュール、200は該モジュール100の右に隣
接するモジュール、]01は右方向への出力経路Pr、
102はスリースチー1・・バッファ、103.111
は右方向へのバス経路Br、104゜109はゲー1へ
回路、105は当該モジュールの出力要求制御信号(O
Ra)、]06は隣接モジュールの入力要求制御信号(
IRb)、107は当該モジュールの入力要求制御信号
(IRa)、108は隣接モジュールの出力要求制御信
号(ORb)、110はセレクタを示している。また、
1]2は右に隣接するモジュール200からの入力経路
Qr、113は右方向からの経路を選択された入力信号
X、aを示している。
当該モジュールの右方向への入出力要求制御信号をIR
a、ORa、隣接モジュールの左方向への入出力要求制
御信号をI Rb、ORbとすると、この四つの信号の
組合せによって、三種の経路の接続条件を決定すること
ができる。すなわち、当該モジュールの出力要求がアク
ティブ(ORa=1)で、かつ、隣接モジュールの入力
要求がパッシブ(IRb−〇)であれば、出力信号Ya
を前記周囲バス30に接続し、これ以外の条件では」1
記出力信号Yaを周囲バス30に接続しない。これは、
ORa・llRbをケー1−104で求め、この結果が
アクティブの場合にスリーステート・バッファ102を
動作状態、パッシブの場合にハイインピーダンス状態に
制御することによって実現される。
入力経路の制御は次のように行う。当該モジュールの入
力要求がアクティブ(IRa=1)で、かつ、隣接モジ
ュールの出力要求がパッシブ(ORb=O)であれば、
右方向入力として周囲ハス30からの経路Brを選択し
、これ以外の条件では隣接モジュールからの経路Qrを
選択する。
これは、IRa・ORbをゲート109で求め、この結
果がアクティブであればセレクタ110はバス経路用1
を、パッシブであれば隣接モジュールからの経路112
を選択し、右方向人力113として出力することによっ
て実現される。
以」二連へた動作は、他の辺や、隣接モジュールでも同
様に行われ、結果として入出力の方向を示す制御信号に
より、すべての接続経路が決定できることになる。
なお、上記実施例においては、入力要求がない場合に、
セレクタ 1]、0は隣接モジュールの出力データを右
方向人力113として選択することにしているが、この
−夕は、他の辺の入力データとともに後段のセレクタで
再度選択され、使用されることはないので、問題はない
。後段のセレクタとしてワイヤードオアが利用される場
合には、IRa・○Rb=1のとき、周囲バス30から
の経路13rを、IRa・○Rb=1のとき隣接モジュ
ールからの経路Qrを接続し、これら以外のときには右
方向入力113をハイインピーダンスとするよう制御す
れば良い。
入出力の方向を示す制御信号は、各モジュールに第3図
に示す如き制御コードを指定しておき、制御コードをデ
コードすることによって生成することができる。第3図
(a)は、各モジュールが一つの入力と一つの出力とを
有する場合の制御コードの例を示している。入力方向の
指定には、上下左右のいずれかを指定するために、LL
 I I+として2ビツトの制御コー1〜Co、C,が
、出力方向の指定には、○″として2ビツトの制御コー
ドc2.c3が、付与される。上述のC8,C□をデコ
ードすることによって各方向に対する入力要求IRが、
また、C2,C3をデコートすることによって各方向に
対する出力要求ORが生成される。
単純に四つの隣接モジュールと四つの周囲バスから信号
を選択するためには3ビツトを必要とするが、本方法に
よれば、隣接モジュールからの入力要求の有無と、非隣
接モジュールからの入力要求とを前述の如く組合せるこ
とにより、制御信号の数を減少させることが可能となる
。
第3図(b)は、各モジュールが二つの入力と四つ以下
の出力とを有する場合の制御コードの例を示している。
第一の入力方向を指定する制御コードII T 、 1
1としてのC8,C□、第二の入力方向を指定する制御
コートLL ■11+としてのC2,C3、また、四つ
の方向のそれぞれに対する出力の有無を指定する制御コ
ード0″としてのc4〜c7によって、入出力条件が指
定される。上述のC6,C□、・・・・C7をデコー1
〜することによって、各方向のIR。
ORは容易に生成できる。
なお、上記実施例では9個のモジュールを用いて説明し
たが、モジュールの数は、原理的には制限がない。また
、モジュールのアレイの外側に、入出力用のモジュール
、メモリモジュール等を配置しても良い。
〔発明の効果〕
以上述べた如く、本発明によれば、アレイ状に配置され
た複数モジュール間を可変的に接続するモジュール間接
続制御回路において、各モジュールが、上下または左右
方向に隣接するモジュールへ信号を出力するための第一
の経路と、前記上下または左右方向に隣接するモジュー
ルから信号を入力するための第二の経路と、」1下およ
び左右の周囲方向に配置されたバスに対して信号を入出
力するための第三の経路とを有するとともに、それぞれ
、入力または出力の方向が」1下左右の四方向のいずれ
かを、制御信号によって指定される如く構成したので、
モジュール間接続経路の制限を緩和するとともに、接続
経路の制御をできるだけ少ない制御信号で実現するよう
にしたモジュール間接続制御回路を実現できるという顕
著な効果を奏するものである。この技術は、例えば、高
速信号処理の分野で、並列モジュールを処理に応じて切
替え配置する可変パイプラインシステムや、演算器とメ
モリとの間の接続回路等に利用することができる。
【図面の簡単な説明】
第1図は本発明の一実施例を示すブロック構成図、第2
図はモジュール間の接続制御回路の一構成例を示す図、
第3図(a)(b)は信号の入出力方向を指定するため
の制御コードの例を示す図、第4図(a)(b)は並列
処理を実現する従来方式の一例を示すものである。 1:モジュール、20,21:隣接するモジュール間を
接続する第一種および第二種の経路、30:モジュール
]、の周囲に配置されたバスに対する入出力を行うため
の第三種の経路、100:モジュール、2oO:モジュ
ール100の右に隣接するモジュール、J02ニスリー
ステート・バッファ、104,109 ニゲ−第   
1   図 第   2   図 第   3   図 (a) ■         0 (b)   IoII          0第   
4  図 (a)

Claims (2)

    【特許請求の範囲】
  1. (1)アレイ状に配置された複数モジュール間を可変的
    に接続するモジュール間接続制御回路において、各モジ
    ュールが、上下または左右方向に隣接するモジュールへ
    信号を出力するための第一の経路と、前記上下または左
    右方向に隣接するモジュールから信号を入力するための
    第二の経路と、上下および左右の周囲方向に配置された
    バスに対して信号を入出力するための第三の経路とを有
    するとともに、それぞれ、入力または出力の方向が上下
    左右の四方向のいずれかを、制御信号によって指定され
    る如く構成したことを特徴とするモジュール間接続制御
    回路。
  2. (2)前記第一の経路を、上下または左右方向に対応し
    てP_i、第二の経路を同じくQ_i、また、第三の経
    路を同じくB_i,B_o(i,o=u,d,l,r)
    とするとき、当該モジュールの出力方向の隣接モジュー
    ルが当該モジュールの方向に入力を有する場合には前記
    第一の経路からP_oを出力として選択し、当該モジュ
    ールの入力方向の隣接モジュールが当該モジュールの方
    向に出力を有する場合には前記第二の経路からQ_iを
    入力として選択し、当該モジュールの入力方向の隣接モ
    ジュールが当該モジュールの方向に出力を有しない場合
    には前記第三の経路からB_iを入力として選択し、当
    該モジュールの出力方向の隣接モジュールが当該モジュ
    ールの方向に入力を有しない場合には前記第三の経路か
    らB_oを出力として選択することを特徴とする特許請
    求の範囲第1項記載のモジュール間接続制御回路。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004525439A (ja) * 2000-12-19 2004-08-19 ピコチップ デザインズ リミテッド プロセッサアーキテクチャ
WO2016185846A1 (ja) * 2015-05-18 2016-11-24 長瀬産業株式会社 高速バスシステム

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59172064A (ja) * 1983-03-18 1984-09-28 Fujitsu Ltd ビデオ・システムにおける並列処理方式

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59172064A (ja) * 1983-03-18 1984-09-28 Fujitsu Ltd ビデオ・システムにおける並列処理方式

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004525439A (ja) * 2000-12-19 2004-08-19 ピコチップ デザインズ リミテッド プロセッサアーキテクチャ
WO2016185846A1 (ja) * 2015-05-18 2016-11-24 長瀬産業株式会社 高速バスシステム
JP2016218619A (ja) * 2015-05-18 2016-12-22 長瀬産業株式会社 高速バスシステム

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