JPH01209742A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01209742A JPH01209742A JP3576788A JP3576788A JPH01209742A JP H01209742 A JPH01209742 A JP H01209742A JP 3576788 A JP3576788 A JP 3576788A JP 3576788 A JP3576788 A JP 3576788A JP H01209742 A JPH01209742 A JP H01209742A
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- JP
- Japan
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- wiring
- semiconductor substrate
- layout
- semiconductor device
- transistors
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims description 4
- 239000010410 layer Substances 0.000 abstract description 14
- 239000002356 single layer Substances 0.000 abstract description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、トランジスタアレイを用いて、回路を構成す
る際の配線のレイアウトに関するものである。
る際の配線のレイアウトに関するものである。
従来の技術
以下、従来例としてトランジスタアレイについて、説明
する。第２図は、従来のトランジスタアレイのレイアウ
ト図の一部分であり、３３〜４８はトランジスタ、４９
〜６０は抵抗である。従来のトランジスタアレイの構成
は、あらかじめトランジスタ、抵抗などの素子から成る
半導体基板上に配線をレイアウトすることで構成する。
する。第２図は、従来のトランジスタアレイのレイアウ
ト図の一部分であり、３３〜４８はトランジスタ、４９
〜６０は抵抗である。従来のトランジスタアレイの構成
は、あらかじめトランジスタ、抵抗などの素子から成る
半導体基板上に配線をレイアウトすることで構成する。
−層配線の場合は、第３図のようにトランジスタのコレ
クターをダブルコレクターで構成し、トランジスタとし
て利用する以外にジャンパーとして使用したり、抵抗を
ジャンパーとして利用し素子間配線を行っている。多層
配線の場合は、これら多層配線を用いて素子間配線を行
っている。
クターをダブルコレクターで構成し、トランジスタとし
て利用する以外にジャンパーとして使用したり、抵抗を
ジャンパーとして利用し素子間配線を行っている。多層
配線の場合は、これら多層配線を用いて素子間配線を行
っている。
発明が解決しようとする課題
前記のような構成では、回路を構成する際あるいは変更
する際に一層配線では構成しに（く、トランジスタをジ
ャンパーに使用する際には、ジャンパーに付く接合容量
や抵抗も無視できない。また、多層配線では各層と配線
のマスクパターンとを接続するためのマスクパターンの
枚数も多く必要となり、製造、費用がかかってしまうと
いう問題があった。本発明は、上記従来の問題点を解決
するもので製造、費用も少なく、回路を構成し易い半導
体装置の製造方法を提供することを目的とする。
する際に一層配線では構成しに（く、トランジスタをジ
ャンパーに使用する際には、ジャンパーに付く接合容量
や抵抗も無視できない。また、多層配線では各層と配線
のマスクパターンとを接続するためのマスクパターンの
枚数も多く必要となり、製造、費用がかかってしまうと
いう問題があった。本発明は、上記従来の問題点を解決
するもので製造、費用も少なく、回路を構成し易い半導
体装置の製造方法を提供することを目的とする。
課題を解決するための手段
この問題を解決するため本発明は、集積回路素子間配線
の一層又は、複数層をあらかじめ配線やジャンパーとし
て使用されやすいように配線するマスクパターンを作成
し、この配線層を回路構成のために、予め、半導体基板
上にレイアウトする製造工程をそなえた構成である。
の一層又は、複数層をあらかじめ配線やジャンパーとし
て使用されやすいように配線するマスクパターンを作成
し、この配線層を回路構成のために、予め、半導体基板
上にレイアウトする製造工程をそなえた構成である。
作用
上記の構成により、例えば２層配線の場合、半導体基板
上に回路を構成する際、第１層目配線だけのマスク製作
でよ（、費用が少ない。また、この第２層目配線をジャ
ンパーとして使用できるので素子と素子とを接続して回
路を構成することが容易である。
上に回路を構成する際、第１層目配線だけのマスク製作
でよ（、費用が少ない。また、この第２層目配線をジャ
ンパーとして使用できるので素子と素子とを接続して回
路を構成することが容易である。
実施例
以下本発明の一実施例について、図面を参照しながら説
明する。第１図に示すように、半導体基板上に、トラン
ジスタ１〜２４、抵抗２４〜３２などの素子に対して、
予め、第２層目配線６７〜７１をレイアウトして作成し
ておく。
明する。第１図に示すように、半導体基板上に、トラン
ジスタ１〜２４、抵抗２４〜３２などの素子に対して、
予め、第２層目配線６７〜７１をレイアウトして作成し
ておく。
このようにすれば、第２層目配線６７〜７１をジャンパ
ーとしても使用でき回路レイアウト時に、半導体基板上
に設けられた各種素子に対し、この第２層目配線のマス
クのみを用いて接続することが可能である。
ーとしても使用でき回路レイアウト時に、半導体基板上
に設けられた各種素子に対し、この第２層目配線のマス
クのみを用いて接続することが可能である。
発明の詳細
な説明してきたように、本発明の半導体装置の製造方法
によれば、単層または複数層の配線のレイアウトをあら
かじめ作成しておくことにより、半導体基板上に配置さ
れたトランジスタ、抵抗などに対して種々の回路を費用
を少な（容易に構成できる。
によれば、単層または複数層の配線のレイアウトをあら
かじめ作成しておくことにより、半導体基板上に配置さ
れたトランジスタ、抵抗などに対して種々の回路を費用
を少な（容易に構成できる。
第１図は本発明の一実施例方法によって製造された半導
体装置を概略的に示す要部平面図、第２図、第３図は従
来の半導体装置の一例を概略的に示す要部平面図である
。 １〜２４・・・・・・トランジスタ素子、２５〜３２・
・・・・・抵抗素子、６７〜７１・・・・・・第２層目
配線。 代理人の氏名 弁理士 中尾敏男 ほか１名第１図 第２図 第３図
体装置を概略的に示す要部平面図、第２図、第３図は従
来の半導体装置の一例を概略的に示す要部平面図である
。 １〜２４・・・・・・トランジスタ素子、２５〜３２・
・・・・・抵抗素子、６７〜７１・・・・・・第２層目
配線。 代理人の氏名 弁理士 中尾敏男 ほか１名第１図 第２図 第３図
Claims (1)
- 半導体基板上に、予め、レイアウトした配線の一層ま
たは複数層をジャンパー配線や集積回路構成素子間の配
線として接続する工程をそなえたことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3576788A JPH01209742A (ja) | 1988-02-18 | 1988-02-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3576788A JPH01209742A (ja) | 1988-02-18 | 1988-02-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01209742A true JPH01209742A (ja) | 1989-08-23 |
Family
ID=12451015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3576788A Pending JPH01209742A (ja) | 1988-02-18 | 1988-02-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01209742A (ja) |
-
1988
- 1988-02-18 JP JP3576788A patent/JPH01209742A/ja active Pending
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