JPH0423495A - 多層配線基板 - Google Patents

多層配線基板

Info

Publication number
JPH0423495A
JPH0423495A JP2129563A JP12956390A JPH0423495A JP H0423495 A JPH0423495 A JP H0423495A JP 2129563 A JP2129563 A JP 2129563A JP 12956390 A JP12956390 A JP 12956390A JP H0423495 A JPH0423495 A JP H0423495A
Authority
JP
Japan
Prior art keywords
insulating layer
power supply
wiring
supply wiring
via hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2129563A
Other languages
English (en)
Other versions
JP2503725B2 (ja
Inventor
Shinichi Hasegawa
真一 長谷川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2129563A priority Critical patent/JP2503725B2/ja
Priority to EP19910304397 priority patent/EP0457583A3/en
Priority to CA002042823A priority patent/CA2042823C/en
Priority to US07/702,326 priority patent/US5320894A/en
Publication of JPH0423495A publication Critical patent/JPH0423495A/ja
Application granted granted Critical
Publication of JP2503725B2 publication Critical patent/JP2503725B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/611—Insulating or insulated package substrates; Interposers; Redistribution layers for connecting multiple chips together
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/63—Vias, e.g. via plugs
    • H10W70/635—Through-vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09509—Blind vias, i.e. vias having one side closed
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09627—Special connections between adjacent vias, not for grounding vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/0979—Redundant conductors or connections, i.e. more than one current path between two points
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S428/00—Stock material or miscellaneous articles
    • Y10S428/901—Printed circuit
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24273—Structurally defined web or sheet [e.g., overall dimension, etc.] including aperture
    • Y10T428/24322—Composite web or sheet
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
    • Y10T428/24917—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including metal layer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
    • Y10T428/24926—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including ceramic, glass, porcelain or quartz layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電子機器で用いられる多層配線基板に関する
ものである。
〔従来の技術〕
従来の多層配線基板の電源配線は第９図のように各層で
乗せ換え用の専用回線等を用いて位置をずらしながら上
層配線に接続していた。
第９図において多層配線基板の第１層に第１電源配線９
６が設けられ、第１絶縁層を介して第１層の上に位置す
る第２層に第２電源配線９７が設けられ、第２絶縁層を
介して第２層の上に位置する第３層に第３電源配線９２
が設けられている。第１絶縁層に第１電源配線９６と第
２電源配線９７を接続するヴィアホール９１が設けられ
、第２絶縁層に第２電源配線９７と第３電源配線９２を
接続するヴィアホール９３が設けられ、ヴィアホール９
１．９３の位置がずらしである。
また第１０図は従来の多層配線基板を示す部分断面図で
、下層から上層に同じ位置にヴィアホールが貫通するよ
うに形成した電源用の配線を使用していた。第１０図に
おいて、１０はセラミックまたはガラスセラミック多層
配線基板、１４は第１絶縁層、１５は第２絶縁層、１６
は第１電源配線、１７は第２電源配線、１２は第３電源
配線である。第１電源配線１６、第２電源配線１７およ
び第３電源配線１２はヴィアホールにより相互に接続さ
れている。
〔発明が解決しようとする課題〕 第９図に示す従来の多層配線基板では、電源用配線につ
いて、配線の引回しが延び、配線抵抗の影響で電圧ドロ
ップが高くなってしまう問題、パターン密度が下がって
しまう問題、ヴイアコンタクトに失敗した場合オープン
が発生してしまう等の問題があった。
また、第１０図に示す従来の多層配線基板では電源用配
線の電圧ドロップの問題は解決出来るが、ヴィアホール
が深くなっていってしまう。電源用の配線の形成時のレ
ジストプロセスでヴィアホール部の深さが３０ミクロン
を越えるとヴィアホール部にレジストが厚くたまり、第
１１図に示すようにレジストの抜は残り１１８が発生し
てしまう等の問題があった。第１１図において１１０は
セラミックまたはガラスセラミック多層配線基板、１１
４は第１絶縁層、１１５は第２絶縁層、１１３は第３絶
縁層、１１６は第１電源配線、１１７は第２電源配線、
１１２は第３電源配線、１１１はトレジストである。
また、埋め込みなどをして平坦化する方法も有るが、そ
の分工数が増えてしまう。また、導通抵抗も上昇してし
まう。
〔課題を解決するための手段〕
本発明の多層配線基板は、第１〜第３の配線層に設けら
れた第１〜第３の電源配線と、前記第１および第２の配
線層間に設けられた第１の絶縁層と、前記第２および第
３の配線層間に設けられた第２の絶縁層と、前記第１の
絶縁層に設けられ前記第１および第２の電源配線を接続
する複数の第１ヴィアホールと、前記第２の絶縁層に前
記第１のヴィアホールとは位置をずらして設けられ前記
第２および第３の電源配線を接続する複数の第２のヴィ
アホールとを有している。
本発明の多層配線基板は第１〜第４の配線層に設けられ
た第１〜第４の電源配線と、前記第１および第２の配線
層間に設けられた第１の絶縁層と、前記第２および第３
の配線層間に設けられた第２の絶縁層と、前記第３およ
び第４の配線層間に設けられた第３の絶縁層と、前記第
１の絶縁層に設けられ前記第１および第２の電源配線を
接続する複数の第１のヴィアホールと、前記第２の絶縁
層に前記第１のヴィアホールとは位置をずらして設けら
れ前記第２および第３の電源配線を接続する複数の第２
のヴィアホールと、前記第３の絶縁層に前記第１および
第２のヴィアホールとは位置をずらして設けられ前記第
３および第４の電源配線を接続する複数の第３のヴィア
ホールとを有している。
〔実施例〕
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の平面図でヴィアホール
の位置を示したもので、２５０ミクロン角の電源配線に
５０ミクロン角のヴィアホールを各絶縁層で４個ないし
５個有している場合である。
第１図において、第１電源配線の上に形成した第１絶縁
層のヴィアホール１を破線で示している。そして第１絶
縁層の上に第２電源配線を形成し、第２絶縁層のヴィア
ホール３を実線で示している。この時、第１絶縁層のヴ
ィアホール１と第２絶縁層のヴィアホール３は重なり合
わないように配置している。そして第２絶縁層の上に第
３電源配線２を形成している。
第２図は、第１図の平面図のＡ−Ａ“における、縦断面
図である。
第２図においてセラミックまたはガラスセラミック多層
配線基板２０に銅又は金等の第１電源配線２６がめつき
法等で厚さ５ミクロンから１０ミクロン、線幅１５ミク
ロンから３０ミクロンで形成され、第１電源配線２６を
形成している基板２０上に４０から５０ミクロン角のヴ
ィアホール１を５個有する有機絶縁の第１絶縁層２４を
膜厚１５ミクロンから２５ミクロンで形成している。
そしてこの上に上記と同様にめっき法等で形成した第２
電源配線２７を宵している。４０から５０ミクロン角の
ヴィアホール３を４個有するを機樹脂絶縁の第２絶縁層
２５を膜圧１５ミクロンから２５ミクロンで第２電源配
線２７の上に有している。そしてこの後、上記プロセス
で形成した第３電源配線２を有し、通常は」１記構造を
繰返す。この時、電源配線の上のヴィアホールの位置は
第１図に示したように下層のヴィアホールと重なりあわ
ない位置に存在する。
第３図は本発明の第２の実施例のヴィアホールの位置を
示した平面図である。第３図においては、２００ミクロ
ン角の電源配線に５０ミクロン角のヴィアホールを各層
２固有している場合である。
第３図において、第１電源配線の上に形成した第１絶縁
層のヴィアホール３１を破線で示している。そしてその
上に第２電源配線を形成し第２絶縁層のヴィアホール３
３を実線で示している。この時、第１絶縁層のヴィアホ
ール３１と第２絶縁層のヴィアホール３３が重なり合わ
ないように配置している。そして第２絶縁層の上に第３
電源配線３２を形成している。
第４図は、第３図の平面図のＢ−Ｂ”における縦断面図
で、４０はセラミックまたはガラスセラミック多層配線
基板、４４は第１絶縁層、４５は第２絶縁層、４６は第
１電源配線、４７は第２電源配線である。
第５図は、本発明の第３図の実施例のヴィアホールの位
置を示した平面図である。第５図においては、３００ミ
クロン角の電源配線に５０ミクロン角のヴィアホールを
各層８個有している場合である。
第５図において、第１電源配線の上に形成した第１絶縁
層のヴィアホール５１を破線で示している。そしてその
上に第２電源配線を形成し第２絶縁層のヴィアホール５
３を実線で示している。この時、第１絶縁層のヴィアホ
ール５１と第２絶縁層のヴィアホール５３が重なり合わ
ないように配置している。そして第２絶縁層の上に第３
電源配線５２を形成している。
第６図は、第５図の平面図のＣ−Ｃ′における縦断面図
で、６０はセラミックまたはガラスセラミック多層配線
基板、６４は第１絶縁層、６５は第２絶縁層、６６は第
１電源配線、６７は第２電源配線である。
第７図は本発明の第４の実施例のヴィアホールの位置を
示した平面図である。第７図においては、３００ミクロ
ン角の電源配線に５０ミクロン角のヴィアホールを各層
５個ないし６個有している場合である。
第７図において、第１電源配線の上に形成した第１絶縁
層のヴィアホール７１と第４電源配線の上に形成した第
４絶縁層のヴィアホール７５を点線で示している（ヴィ
アホール７１．７５の位置は重なっている）。そして第
２電源配線の上に形成した第２絶縁層のヴィアホール７
２と第５電源配線の上に形成した第５絶縁層のヴィアホ
ール７６を１点鎖線で示している。そして第３電源配線
の上に形成した第３絶縁層のヴィアホール７３と第６電
源配線の上に形成した第６絶縁層のヴィアホール７７を
実線で示している。この時第１絶縁層と第４絶縁層のヴ
ィアホール７１．７５はそれぞれ６個の、第２．３．５
．６絶縁層のヴィアホール７２，７３，７Ｅ３．７７は
それぞれ５個が設けられている。
第８図は第７図のＤ−Ｄ’における縦断面図で、８０は
セラミックまたはガラスセラミック多層配線基板、８４
は第１絶縁層、８５は第２絶縁層、８６は第１電源配線
、８７は第２電源配線、８８は第３絶縁層、８Ａは第４
電源配線、８Ｃは第４絶縁層、８Ｄは第５電源配線、８
Ｅは第５絶縁層、８Ｇは第６電源配線、８Ｈは第６絶縁
層である。
第８図かられかるように、第１絶縁層８４のヴィアホー
ル７１と第４絶縁層８Ａのヴィアホール７５は重なって
はいるが間に絶縁層が２層、配線層が３層はいっている
のでヴィアホール部が深くなってはいない。他のヴィア
ホール部も同様である。
〔発明の効果〕
以上説明したようには発明によれば、多層配線基板の構
造において、第１の配線層および第２の配線層を第１の
絶縁層の複数の第１のヴィアホールで接続し、かつ第２
の配線層の第２の電源配線の上に形成した第３の配線層
の第３の電源配線と第２の電源配線を複数の第２のヴィ
アホールで接続し、第１のヴィアホールの位置と第２の
ヴィアホールの位置が重なり合わないようにすることに
より、電源配線が各層で位置をずらしながら上部配線に
接続することにより、配線の引回しが延び、配線抵抗が
高くなってしまう従来の多層配線基板に対し約１／３の
配線抵抗にできる。また、同じ位置に下層から上層に同
じようにヴィアホールを形成し電源配線を形成してヴィ
アホールが深くなってしまうと、ヴィアホール部に発生
するレジストの抜は残りを防止できる。さらに、複数の
ヴィアホールを１つの電源配線に設けることにより、１
つのヴィアホールが形成不良をおこし、導通がとれなく
なった場合でも、他のヴィアホールがあるためその電源
配線全体の不良になることが避けられる。
【図面の簡単な説明】
第１図および第２図はそれぞれ本発明の第１の実施例の
平面図およびＡ−Ａ”断面図、第３図および第４図はそ
れぞれ本発明の第２の実施例の平面図およびＢ−Ｂ′断
面図、第５図および第６図はそれぞれ本発明の第３の実
施例の平面図およびｃ−ｃ’断面図、第７図および第８
図はそれぞれ本発明の第４の実施例の平面図およびＤ−
Ｄ’断面図、第９図は従来の多層配線基板の平面図、第
１０図は従来の他の多層配線基板の断面図、第１１図は
従来のさらに他の実施例の断面図である。 １．３１，５１．７１．９１・・・第１絶縁層のヴィア
ホール、２．３２．５２，８２，９２゜１２．１１２・
・・第３電源配線、３，３３，５３゜７２．９３・・・
第２絶縁層のグイアホール、２４゜４４．６４．８４，
１４．１１４・・・第１絶縁層、２５．４５，６５，８
５，１５，１１５・・・第２絶縁層、２８，４６．ｔ３
６，８６．９６．１６゜１１６・・・第１電源配線、２
７，４７．６７．８７゜９７．１７．１１７・・・第２
電源配線、２０，４０゜Ｅｉｏ、８０，１０，１１０・
・・セラミックまたはガラスセラミック多層配線基板、
７３・・・第３の絶縁＝１３− 層のヴィアホール、７４・・・第７電源配線、７５・・
・第４絶縁層のヴィアホール、７６・・・第５絶縁層の
ヴィアホール、７７・・・第６絶縁層のヴィアホール、
８８・・・第３絶縁層、８Ａ・・・第４電源配線、８Ｃ
・・・第４絶縁層、８Ｄ・・・第５電源配線、８Ｅ・・
・第５絶縁層、８Ｇ・・・第６電源配線、８Ｈ・・・第
６絶縁層、１１１・・・フォトレジスト、１１３・・・
第３絶縁層、１１８・・・レジスト残り。

Claims (2)

    【特許請求の範囲】
  1. １．第１〜第３の配線層に設けられた第１〜第３の電源
    配線と、前記第１および第２の配線層間に設けられた第
    １の絶縁層と、前記第２および第３の配線層間に設けら
    れた第２の絶縁層と、前記第１の絶縁層に設けられ前記
    第１および第２の電源配線を接続する複数の第１ヴィア
    ホールと、前記第２の絶縁層に前記第１のヴィアホール
    とは位置をずらして設けられ前記第２および第３の電源
    配線を接続する複数の第２のヴィアホールとを含むこと
    を特徴とする多層配線基板。
  2. ２．第１〜第４の配線層に設けられた第１〜第４の電源
    配線と、前記第１および第２の配線層間に設けられた第
    １の絶縁層と、前記第２および第３の配線層間に設けら
    れた第２の絶縁層と、前記第３および第４の配線層間に
    設けられた第３の絶縁層と、前記第１の絶縁層に設けら
    れ前記第１および第２の電源配線を接続する複数の第１
    のヴィアホールと、前記第２の絶縁層に前記第１のヴィ
    アホールとは位置をずらして設けられ前記第２および第
    ３の電源配線を接続する複数の第２のヴィアホールと、
    前記第３の絶縁層に前記第１および第２のヴィアホール
    とは位置をずらして設けられ前記第３および第４の電源
    配線を接続する複数の第３のヴィアホールとを含むこと
    を特徴とする多層配線基板。
JP2129563A 1990-05-18 1990-05-18 多層配線基板 Expired - Lifetime JP2503725B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2129563A JP2503725B2 (ja) 1990-05-18 1990-05-18 多層配線基板
EP19910304397 EP0457583A3 (en) 1990-05-18 1991-05-16 Multilayer interconnection substrate
CA002042823A CA2042823C (en) 1990-05-18 1991-05-17 Multilayer interconnection substrate
US07/702,326 US5320894A (en) 1990-05-18 1991-05-20 Multilayer interconnection substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2129563A JP2503725B2 (ja) 1990-05-18 1990-05-18 多層配線基板

Publications (2)

Publication Number Publication Date
JPH0423495A true JPH0423495A (ja) 1992-01-27
JP2503725B2 JP2503725B2 (ja) 1996-06-05

Family

ID=15012584

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2129563A Expired - Lifetime JP2503725B2 (ja) 1990-05-18 1990-05-18 多層配線基板

Country Status (4)

Country Link
US (1) US5320894A (ja)
EP (1) EP0457583A3 (ja)
JP (1) JP2503725B2 (ja)
CA (1) CA2042823C (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6303877B2 (en) * 1997-12-26 2001-10-16 Fujitsu Limited Multilayer thin-film wiring board
US7319197B2 (en) 2002-05-23 2008-01-15 International Business Machines Corporation Structure of stacked vias in multiple layer electrode device carriers
WO2018216505A1 (ja) * 2017-05-24 2018-11-29 日本特殊陶業株式会社 配線基板

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06169175A (ja) * 1992-11-30 1994-06-14 Nec Corp 多層印刷配線板及びその製造方法
US5378927A (en) * 1993-05-24 1995-01-03 International Business Machines Corporation Thin-film wiring layout for a non-planar thin-film structure
US5527999A (en) * 1995-02-21 1996-06-18 Delco Electronics Corp. Multilayer conductor for printed circuits
EP0817548B1 (en) * 1996-01-11 2006-04-05 Ibiden Co., Ltd. Printed wiring board and method for manufacturing the same
US5879787A (en) * 1996-11-08 1999-03-09 W. L. Gore & Associates, Inc. Method and apparatus for improving wireability in chip modules
JP2002111233A (ja) * 2000-10-03 2002-04-12 Victor Co Of Japan Ltd プリント配線板及びその製造方法
JP4344101B2 (ja) * 2001-02-14 2009-10-14 Ｏｋｉセミコンダクタ株式会社 配線構造部
US7618606B2 (en) * 2003-02-06 2009-11-17 The Ohio State University Separation of carbon dioxide (CO2) from gas mixtures
CN104399580B (zh) * 2014-10-29 2016-08-10 武汉理工大学 一种适于细粒强磁性物料分选的实验室磁选机
CN113272950A (zh) * 2018-12-25 2021-08-17 京瓷株式会社 电子部件安装用基板以及电子装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6185896A (ja) * 1984-10-04 1986-05-01 株式会社日立製作所 多層配線板

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6159855A (ja) * 1984-08-31 1986-03-27 Fujitsu Ltd 集積回路装置
JPS62265796A (ja) * 1986-05-14 1987-11-18 株式会社住友金属セラミックス セラミツク多層配線基板およびその製造法
CA1329952C (en) * 1987-04-27 1994-05-31 Yoshihiko Imanaka Multi-layer superconducting circuit substrate and process for manufacturing same
JPH02148862A (ja) * 1988-11-30 1990-06-07 Hitachi Ltd 回路素子パッケージ、キャリヤ基板および製造方法
EP0382203B1 (en) * 1989-02-10 1995-04-26 Fujitsu Limited Ceramic package type semiconductor device and method of assembling the same
FR2650472A1 (fr) * 1989-07-27 1991-02-01 Bull Sa Procede de depot d'une couche isolante sur une couche conductrice du reseau multicouche d'une carte de connexion de circuit integre de haute densite, et carte en resultant

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6185896A (ja) * 1984-10-04 1986-05-01 株式会社日立製作所 多層配線板

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6303877B2 (en) * 1997-12-26 2001-10-16 Fujitsu Limited Multilayer thin-film wiring board
US7319197B2 (en) 2002-05-23 2008-01-15 International Business Machines Corporation Structure of stacked vias in multiple layer electrode device carriers
WO2018216505A1 (ja) * 2017-05-24 2018-11-29 日本特殊陶業株式会社 配線基板
JP2018198271A (ja) * 2017-05-24 2018-12-13 日本特殊陶業株式会社 配線基板
US10905008B2 (en) 2017-05-24 2021-01-26 Ngk Spark Plug Co., Ltd. Wiring board

Also Published As

Publication number Publication date
JP2503725B2 (ja) 1996-06-05
EP0457583A3 (en) 1992-03-04
EP0457583A2 (en) 1991-11-21
US5320894A (en) 1994-06-14
CA2042823C (en) 1996-07-09
CA2042823A1 (en) 1991-11-19

Similar Documents

Publication Publication Date Title
JPH0423495A (ja) 多層配線基板
JPH09162279A (ja) 半導体集積回路装置およびその製造方法
JPH01165134A (ja) 注文応答回路
EP0400332B1 (en) Thin film multilayer laminate interconnection board assembly method
JP2002031883A5 (ja)
JP2510747B2 (ja) 実装基板
JPH10163630A (ja) 多層印刷回路基盤及びその製造方法
JP3408590B2 (ja) 多層プリント基板の配線構造
KR100575619B1 (ko) 테스트 패턴
JPH061795B2 (ja) 多層配線構造体
JPS60144956A (ja) 半導体装置の製造方法
JPH0716100B2 (ja) 多層配線モジュール
JPS6180836A (ja) 多層配線を有する半導体装置
JP3025362B2 (ja) 多層配線基板の製造方法
JPH03142896A (ja) 多層回路基板
JPS584193Y2 (ja) 多層配線装置
JPS60109240A (ja) 半導体装置およびその製造法
JPH0256996A (ja) 多層配線板
JPH0922910A (ja) 半導体装置
JPH01162349A (ja) 半導体装置の製造方法
JPH10163631A (ja) 多層印刷回路基盤及びその製造方法
JPH11260955A (ja) 多層回路基板
JPH04323895A (ja) 薄膜多層回路基板とその製造方法
KR100519161B1 (ko) 부분 다층 구조의 연성 인쇄회로기판
JPS59117236A (ja) 半導体装置

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080402

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090402

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100402

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110402

Year of fee payment: 15

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110402

Year of fee payment: 15