JPH01209808A - シングルエンデッドデータセンス用センス増幅回路及び方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、−殻内には、電子集積回路に関し、特に基準
電圧を得るために入力信号自体を使用するところのサン
プルホールド型センス増幅回路に関する。

（従来の技術） 一般に、半導体記憶装置は、行列アレイを持つ。

これらの行及び列の交差部はメ［リセルを構成する。セ
ルは論理値゛０°′または論理値゛１゛°を格納する。

各列には、この列におけるセルの論理状態の変化を検出
するために使用される装置に結合されている。この装Ｖ
ｔは、一般に、セルの論理状態の変化を検出し、この変
化を増幅してこの回路の次段に転送するので、センス増
幅器と呼ばれている。

この機能を実施するために、センス増幅器は“０″及び
“１″を識別する能力を持つことが請求される。１１１
　Ｉ＋の識別動作に関連した問題の１つは、電荷漏洩で
ある。時間が経過すると、セル内の電圧レベルが低下す
る。低下した、即ち劣化１ノだ“１”と、明確な“１”
を示す基準電圧とをセンス増幅器により比較する場合、
このセンス増幅器はこのセルが“Ｏ”を格納しているか
のように検出してしまう。

センス増幅を実行するために、いくつかの異なる技術が
利用されている。この技術の１つは、サンプルホールド
機能として知られている機能を使用している。この技術
によれば、前記センス増幅器はメモリセルをサンプルし
、このサンプルした電圧を正確に制御された期間にわた
ってホールドする。この期間の終了時には、この電圧は
ある程度減衰されている。この電圧減衰を測定すること
により、この回路は“０”を１”から区別する。

この測定は、減衰されたサンプル値と、通常、基準電圧
■１，１と呼ばれるところの安定した、既知の電圧レベ
ルとを比較することにより実行される。

前記期間の終了時において基準電圧ｖＲＥＦより高いサ
ンプル電圧は１ｎとして識別され、逆にＶＲＥＦより低
いサンプル電圧は“ＯＩ＋どして識別される。この測定
は基準電圧ｖＲＥｒ’に対して実行されるので、この種
装置は基Ｆ！４電圧型比較器と叶ばれる。

この技術に関連した問題の１つは、減衰量が変動し易い
ことである。このセンス増幅器は出力が“０”になる前
にある限度値までの減衰量を測定するように構成されて
いる。メモリセルが読み出されてから経過する時間の変
動及びこの装置のプロセス変動により、“１″に対して
生ずる減衰量はセンス増幅器が“１″として識別する減
衰量と常に同じになるとは限らない。

第１図は従来のレベルシフト型センス増幅器を示す。メ
モリセルが“１″を格納している場合には、電流は電源
１０からアース１２へと流れる。インバータ１４への入
力は低レベルに保持され、従って、その出力は高レベル
に保持される。セルが０″を格納している場合には、電
流は流れない。この場合、トランジスタ■１はターンオ
フされているので、インバータの入力は高レベルに保持
され、出力は低レベルに、即ち“０″に保持される。こ
の設計は、教示的なものではあるが、現在では余り広く
使用されていない。この設計はインバータ用に直流電源
を余分に必要とし、正方向の雑音及び電源変動に過度に
反応してしまう。

第２図はダミーセルを使用した従来のセンス増幅器を示
す。ダミーセルはメモリセルのコピーとして構成された
回路である。これはある時間前からメモリセルの電圧レ
ベルを格納する。このセンス増幅器の設計は本質的には
、サンプルホールド型である。このセンス増幅器はダミ
ーセル電圧を基準電圧と１ノ゛Ｃ使用する。従って、こ
の基準値はプロセス変動により大きく左右される。また
、この設計はセルの列ライン上の雑音に対しても効果的
に対処しているものではない。ダミーセル型センス増幅
器はサイズ及び使用電力の点でも不利である。一般に、
メモリアレイの半分毎に一列のダミーセルが必要とされ
る。現状のメモリ装置に含まれるセルの数が限りなく増
加された場合、限定されたサイズの半尋体チップに適合
し得る使用可能なメモリのｔｓ伍が制限されてしまう。

第３図は前述した従来のレベルシフト型回路設計の変形
例を示す。この第３図に示した高トリップインバータを
含む回路設計はバイアスライン及びプリチャージスイッ
チを含む。トランジスタ３２はバイアスラインを高レベ
ルに保持する。トランジスタ３０はターンオンされると
、バイアスラインを上限値まで昇圧する。また、このト
ランジスタ３０は、セルがアクセスされたときに電流が
電源３４からアース３６へと流れないように、ターンオ
フされる。これにより、インバータ３８への入力が“１
″となり、出力が“０″となる。セルが０°′を格納し
ている場合には、ノード３９及びアース間には　　。

電流が流れることはな（、インバータの出力は以前の状
態、即ち低レベルに保持される。また、セルが“１″を
格納している場合には、電流がバイアスラインからトラ
ンジスタ４０を介してアースへと流れる。こうして、バ
イアスラインはこのセルにより低レベルへと引込まれ、
インバータ３８の出力１よ高レベル、即ち″１パへと上
ジノする。この設計は、雑音及び前回の読み出しサイク
ルからデータライン上に残っている電荷に感応し易い。

このインバータ３８はしきい電圧を有し、このしきい電
圧の入口に対しては“１”信号として応動する。

このしきいい電圧はこの装置のプロセス変動により影響
され易い。

第４図は、上述したダミーセル型センス増幅器の変形例
を示す。この第４図の回路において、メモリセルに格納
された電圧の反転のコピーが、次の基準電圧との比較の
ために保持される。この解決法によれば、センス増幅器
に関連したいくつかの問題が解決できるが、これでもダ
ミーセルを囲うためのチップエリアが必要とされる。

「シングルエンデツドメモリアレイの差動センス」とい
うタイトルで１９８１年１１月１７日にＪ、Ｈ，クラー
ス（に１ａａｓ）に対して発行された米国特許箱４．３
０１，５１８号には、データ出力を発生するための差動
センス回路が開示されている。このクラースのセンス回
路では、センス動作に関係なくこのメモリアレイがバイ
アスされる。基準電圧が供給されて、選択された列ライ
ンの動作ポイントと直接比較され、選択されたセルの論
理状態を示す極性を持つ差電圧を発生する。

１′論理回路用基準電圧レベル発生回路］というタイト
ルで１９１９年９月　４日に−、Ａ、クリストフ？−セ
ン（ｃｈｒｉｓｔｃｐｈｅｒｓｅｎ）に対して発行され
た米国特許箱４，１６６．９８２号には、論理回路を数
子のオーダーで持つ半導体チップ上に設けられた複数の
論理回路に分配される基準電圧または電流を使用する技
術が開示されている。演算増幅器及び平衡化回路が半導
体チップ上に配列された基準電圧分配グリッドを駆動す
る。

代表的なバイポーラセンス増幅器の例が１９６８年４月
　２日に賛４Ｇ、デイリー（Ｄｉｌｌｃ’Ｖ）に対して
発行された米国特許箱３，３７６．５１５号及び１９７
８年７月４日にＣ，ビガース（Ｂｉｇｇｅｒｓ）に対し
て発行された米国特許箱４，０９９，２６６号に開示さ
れている。読出しまたは書込みマージトランジスタ論理
（ＨＴＬ）の例が１９８２年５月１８日にＨ，Ｈ，ハイ
マイア−（Ｈｅｉｍｅｉｅｒ）に対して発行された米国
特許箱４．３３０．８５３号に開示されるでいる。

（発明が解決しようとする問題点） 要するに、従来のセンス増幅器は種類の制約を受けてし
まう。データラインに関係なく電源から導出された基準
電圧は、しきい電圧の変化には無反応である。ここの基
準電圧の基となる電源の変化がこの基準電圧を反応しに
くくさせることがある。精度に致命的となる製造上のわ
ずかなｌｉ差や、プロセスパラメータに対する要求が厳
しいために、オフチップの基準電圧は制約されてしまう
。

また、雑音感度により動作速度にも制限があり、この結
果セルメモリの読出しを不正確なものにしてしまう。

データライン自体から作りだｔ基準電圧はこれらの制約
を受けることはない。

この発明の目的は基準電圧を保持するための直流１ｌＩ
ｆ源を必要としないセンス増幅回路を提供することにあ
る。

この発明の目的はデータライン上の電圧の変化が電源電
圧に余り影響されないところの、センス増幅回路を提供
することにある。

この発明の別の目的は基準電圧がデータライン上のしき
い電圧及び雑音の影響に応動するところの、センス増幅
回路を提供することである。

この発明の更に別の目的はアクセスが＾速であるところ
の、センス増幅回路を提供することにある。

［発明の構成］ （問題点を解決するための手段及び作用）この発明の一
実施例に従えば、ＥＥＰＲＯＨの一例のメモリセルはデ
ータ出力電圧を発生するためのセンス増幅回路を使用し
ている。このセンス増幅回路は安定した基準電圧と該当
メモリ列における選択されたメモリセルに格納された電
圧とを比較し、この選択されたメモリセルの論理状態を
示す極性を持つ差電圧を発生する。また、この安定した
基準電圧は、前記選択されたセルの電圧レベルとより精
度よく整合されて、正確な論理出力を発生ずるように、
上述した比較動作が実行される直前において列ラインか
ら導出される。

（実施例） 第５図は、データライン入力から導出された安定した基
準電圧を使用して、シングルエンデツドデータライン入
力の変化を検出するためのセンス増幅器のブロックダイ
ヤグラムを示す。このデータライン入力と、読出し信号
発生器から発生されるクロック信号φとは、基準電圧■
ＲＥＦを発生ずるバイアスコントロール及び基準電圧発
生回路に供給される。この基準電圧ｖＲＥＦ及びバイア
スライン電圧■８ＩＡＳは前記バイアスコント［］−ル
及び基準電圧発生回路から差動増幅器に供給される。

この差動増幅器は入力電圧ｖＲ［Ｆ及び■ＢＩＡＳを比
較し、データライン入力の状態に対応した出力ＶｏＵ、
を発生する。この増幅器出力Ｖ。Ｕ□は、この出力Ｖ。

、１を読出しサイクルの終了まで保持し更にデータライ
ン入力の状態に対応した出力ｖｏＵ１を発生するところ
のラッチに供給される。

第７図には、データラインに結合されたトランジスタｘ
１ないしＸＨにより構成された一列のメモリセルが示さ
れる。この列は本発明におけるセンス増幅器の負荷の一
例である。トランジスタＹのゲートに適当な電圧を印加
することによりセンス増幅動作のためにこの特定の列が
選択される。

トランジスタ×１ないしＸＮの各々はメモリ内の個別の
セルを示す。

セルｘ１ないしＸＮ内の特定のセルがターンオンしてい
る場合、このセルのゲート電圧は高レベル、即ち論理値
“１”である。この状態下において、このセルは大間の
電流をこの装置のアースに引き込むように作用する。ま
た、このセルがターンオフされている場合には、Ｘゲー
トにおける電圧は低レベル、即ち論理値“０″である。

この状態下においては、データラインに流れる電流は殆
ど影響されることがない。

次に、特定負荷を参照しなから本発明のセンス増幅器を
説明するが、この発明はこの説明のみに限定されて解釈
されるべきものではない。本発明の他の実施例と同様に
、種々の負荷が、以下に示す、説明から当業者にとって
は容易に理解されることである。

本発明のセンス増幅回路を付勢するのに必要とされる読
出し信号がこの回路の外部で形成され、クロックφ１の
形でのこの回路に供給される。他のクロック信号または
コントロール信号φ２、φ２、φ３、及び４はこの源信
号から導き出される。プリチシージ期間を制御するため
のクロックであるところのクロックφ３は模範的ＣＨＯ
８を使用してφ１を反転することにより得られる。第８
図に示されるように、クロックφ３は時刻ｔ１において
高レベルになり、時刻ｔ３において低レベルとなる。こ
の時刻ｔ１及びｔ３間の期間内においてブリヂャージ動
作が完了される。り０ツクφ２及びφ２はそれぞれこれ
らのクロックが印加されるトランジスタを同時に、即ち
時刻ｔ１において導通させる。

しかしなから、これらの両クロックが活性状態に保持さ
れるのは時刻ｔ５において読出しサイクルが完了するま
でである。

第７図に示されるように、データラインは３個の別々の
素子に結合されている。第１の素子はトランジスタＴ２
である。トランジスタ■２及び■３は共同して、前回の
読出しサイクルの終了時から残っている残留電荷をデー
タライン、トから除去するための小電流ドレインとして
動作する。このデータラインはトランジスタ■２のドレ
インに結合され、このトランジスタＴ２のソースはトラ
ンジスタ■３のドレインに結合され、このトランジスタ
■３のソースは接地されている。トランジスタ■３のゲ
ートはＶＣＣに結合されている。トランジスタ■２のゲ
ートはり０ツクφ３及びトランジスタ■６のゲートに結
合されている。

トランジスタ■２及び■３により構成された電流ドレイ
ンは基準電圧ｖＲＥＦが時刻【４においてデータライン
から分離される前に消勢される。この電流ドレインはバ
イアスラインの充電動作に影響を与えないように十分小
さ（構成されている。また、このｆｉｌ！ドレインは時
刻ｔ１において付勢され、時刻ｔ３において消勢され、
この付勢及び消勢動作はクロックφ３により制御される
。

データラインはトランジスタ■１のソースにも結合され
ている。このトランジスタ■１のゲートはＶｃｃ−Ｖｔ
に固定され、バイアスラインに結合されている。

データラインはトランジスタＴ１３のドレインにも結合
されている。このトランジスタＴ１３のゲートはクロッ
クφ４により制御される。このトランジスタＴ１３のソ
ースは両トランジスタＴ１４及びＴ１９のゲートに結合
されている。トランジスタＴ１４はキャパシタ、即ち電
荷記憶素子として機能する。これは重いノードであり、
従って非常に雑音に強い。この電荷記憶機能はデプレー
シ１ン素子の使用により達成される。このノード、即ち
トランジスタＴ１４及びＴ１９の共通ゲート及びトラン
ジスタＴ１３のドレインはトランジスタＴ１５．７１Ｂ
、１１７　、Ｔ１８　、Ｔ１９　、Ｔ２Ｏ及びＴ２１に
より構成される差動増幅器に基準電圧■ＲＥＦを供給す
る。

この差動増幅器のかわりとして、従来の差動増幅器の１
つを使用可能である。第７図に示される差動増幅回路Ｐ
型負荷トランジスタＴ１６及び１１８と平衡対を成すド
ライブトランジスタＴ１７及びＴ１９を含む。トランジ
スタＴ２０はドライブトランジスタＴ１７及びＴ１９を
接地さゼると共に、ゲートにバイアスを受けて電流源と
して動作する。このトランジスタＴ２０のゲートへのバ
イアスはプリチャ−ジ期間の開始時にトランジスタＴ２
０の付勢を開始させるクロックφ２により制御される。

負荷トランジスタＴ１６及び７１８は共通ゲートを有し
ている。このゲートはスイッチＴ２１に結合されている
。このスイッチＴ２１のゲートは、プリチャージ期間の
開始時にこのスイッチＴ２１を付勢するりＵツクφ３に
より制御される。このスイッチＴ２１は、付勢状態にお
いて、トランジスタＴ１Ｇ及びＴ１８上の負荷を平衡さ
せるように作用する。トランジスタ１１６及び１１８は
共通ソースを有している。このソースはｐチャンネルト
ランジスタＴ１５−のドレインに結合されている。この
トランジスタＴ１５のゲートはプリチャージ期間中にト
ランジスタＴ１５を付勢するためにφ２に反転されるり
臼ツクφ２により制御される。トランジスタＴ１５は差
動増幅器をセットラップするように作動される。

この種の差動増幅器は双安定回路である。即ち、動作時
において、トランジスタ７１６及びＴ１７はターンオン
され、トランジスタ１１８及びＴ１９はターンオフされ
るか、それぞれこの逆の状態にセットされる。この差動
増幅器の出力はトランジスタ丁１６のドレインまたはト
ランジスタＴ１８のドレインのいずれかから取り出され
る。

第７図は出力がトランジスタ１１６のドレインに結合さ
れた差動増幅器を示す。ブリチ１！−ジ期間の終了時に
はスイッチＴ２１は消勢され、この後は実質的に開放回
路となるので、トランジスタＴ１６のソースはトランジ
スタ７１８のソースとは等価とはならない。

差動増幅器への１つの入力はバイアスラインに結合され
たトランジスタ［１７のゲートである。この差動増幅器
への他方の入力は基準電圧ｖＲＥＦである。この差動増
幅器の出力■。Ｕ□はこれらの入力電圧間の差の極性に
応じて高レベルまたは低レベル方向に変化しようとする
。最終的な出力はこの第１の、即ら初期の出力から種々
の方法で得られる。差動増幅器、即ち比較及び増幅器（
１として動作する回路のいくつかのステージが、大抵の
場合、高利得センス増幅器を構成するようにカスケード
接続される。

ＶＯＵＴは第７図においては２個のＣＭＯＳインバータ
により構成される従来のラッチに供給される。

■ｏＵ□は第１インバータへの入力となる。この第１イ
ンバータの出力は第２インバータの入力に結合される。

この第２インバータの出力は入力として第１インバータ
に帰還される。この回路は増幅信号■。１１□を明確な
論理値“０″または１”に変換するように動作する。こ
のラッチ回路のいくつかのステージは大抵の場合、デー
タセルの読出し値に対応させるために必要とされる論理
出力を形成するようにカスケード接続される。

プリチャージ期間中において、トランジスタ■１のドレ
インからトランジスタＴ７のゲートへと延びるバイアス
ラインの電圧レベルが最大ポイントまで昇圧される。こ
のバイアスラインは軽いノードであり、その電圧レベル
は高々ＶＣＣ−Ｖｔ程度である。

トランジスタ１６Ａのソースはトランジスタ■６のドレ
インに結合されている。トランジスタＴ６Ａのゲートは
電源ＶＣＣに結合されている。このトランジスタ７６Ａ
のドレインも電源Ｖｃｃに結合されている。

このように結合された状態で、トランジスタＴ６八は飽
和モードで作動されて、電流源として作動する。これに
より、トランジスタ■６のドレインに結合されたトラン
ジスタ１６Ａのソースが常にＶＣＣ−Ｖｔに保持される
という状態が得られる。トランジスタ■６のゲートへの
クロックφ３がこのトランジスタ■６を付勢している場
合には、このトランジスタ■６は線形モードで動作し、
このトランジスタ丁６のドレイン電圧はトランジスタ■
６のソースに結合されたバイアスラインへと伝達される
。このように結合されているので、トランジスタＴ６及
びＴ６Ａはバイアスラインの電圧レベルに対してＶｃｃ
−Ｖｔの上限値を設定している。

バイアスラインはトランジスタ■５にも結合されている
。このトランジスタＴ５はゲートがソースに結合された
デプレーション素子である。トランジスタ■５のドレイ
ンはｐチャンネルトランジスタ■４のドレインに結合さ
れている。このトランジスタ丁４のゲトは、プリチャー
ジ期間の開始時にトランジスタＴ４を付勢し、クロック
φ２により読出しサイクルの終了時まで活性状態に保持
されるように制限される。トランジスタ■４のソースは
電源ＶＣＣに結合されている。この結線により、トラン
ジスタ■４及び工５は電流源として動作する。これらの
トランジスタ■４及びＴ５は小電流源を構成するように
そのサイズが決められている。このトランジスタＴ５は
小電流源を流すので、非常に高い抵抗性を示す。このト
ランジスタ■５のドレイン電圧はほぼｖｃｃ−ｖｔに保
持される。高抵抗を有しているので、トランジスタ■５
のソースも高レベルに保持される。

この電流源はプリチャージ期間の経過後においてバイア
スラインの電圧レベルを保持するように作用づる。こう
して、トランジスタ１６がターンオフされた時には、バ
イアスラインはあるセルから１１１１１が読出されない
限り、トランジスタ■５により高いレベル、即ちｖｅｃ
−ｖｔに保持される。１”がセルから読出されている場
合には、このセルは大電流シンクまたはドレインとして
作用する。この電流ドレインはトランジスタＴ５により
流される小電流を容易に打ち消してしまう。こうして、
バイアスラインの電圧レベルはデータ入力と対応するよ
うに降圧る。される。

トランジスタＴ１３のゲートへの制御クロックはプリチ
ャージ期間が開始されてから少し経過した時に活性化さ
れる。クロック信号φ４はクロック信号φ３をエンドツ
ーエンド結合された２個のＣＨＯＳインバータに通過さ
せることにより導き出される。これにより、クロック信
号φ４はわずかに時間的に遅れるが、クロック信号φ３
と対応することになる。詳細に説明すると、このクロッ
ク信号φ４は２個のゲート遅延分だけ、即ち２１１！ｊ
のインバータ信号を通過させるのに必要とされる時間だ
け遅延される。プリチャージの終了時には、バイアスラ
インの電圧はほぼｖｃｃ−ｖｔとなる。この時点におけ
るデータラインの電圧はほぼＶｃｃ−２Ｖｔとなる。こ
の第２のしきい電圧はトランジスタ■１における電圧降
下に反映される。この概算は負荷によりデータラインに
対して取られた調整を反映するのに必要なことである。

このように、負荷及び−列のセルラインにおける電圧の
作用により、トランジスタＴ１３を介してＭ準ノードに
伝達される電圧が調節される。これにより、セル電圧を
より正確に表１基準電圧が得られる。

ここで重要なことは、トランジスタＴ１３のゲートはプ
リチャージ期間が終了してから少し経過した後でも活性
状態に保持されているということである。プリチャージ
は時刻ｔ３に終了するが、トランジスタＴ１３のゲート
の状態は前記２個のインバータによりわずかに遅延され
て時刻ｔ４まで活性状態に保持される。このように、時
間をオーバーラツプさせることにより、データライン電
圧が最大レベルに到達する時にこのデータラインＴｓＥ
Ｅのわずかな変動でも非常に正確に基準電圧に反映させ
ることが可能となるので、意図的に時間をオーバーラツ
プさせることが重要視される。また、トランジスタＴ２
及び■３により構成された小電流ドレインはプリチャー
ジの終了時にターンオフされ、時刻ｔ３及びＴ４の短い
オーバーラツプ時間中においてデータライン上の電圧に
影響を与えることがないということも重要なことである
。

第７図及び第５図において、バイアスコントロール及び
基準電圧■ＲＥＦの発生はトランジスタ■１ないしＴ１
４及び指定した通りにこれらのトランジスタを作動させ
るのに必要な作動タイミングにより実行される。第６図
は、バイアスラインの出力及び基準電圧が標準的ラッチ
に結合された出力を持つ標準的差動増幅器に供給され、
かつ単純負荷としての１個のセルに結合されたバイアス
コントロール及び基準電圧発生回路を示す。第８図は第
７図に示した回路を作動させるのに必要なタイミングと
、アドレスライン及びデータラインの電圧レベルを示す
、　ＡＸは別の回路にアドレス変更があったことを知ら
せる信号である。このＡＸ信号は本発明回路への入力の
ために時刻ｔ１においてクロックφ１の出力を発生する
読出し信号発生器に供給される。信号ＡＩＮ□は内部ア
ドレスの変更を表している。読出しサイクル中において
、あるセルのゲートにおける論理レベルが高レベルとな
る。このように、あるセルのゲートにおける論理レベル
が高レベルとなると、データラインの電圧レベルは低レ
ベルへと引き込まれる。このデータラインの電圧レベル
が低レベルへと引き込まれる前に基準ｆＵＫがこのデー
タラインから取り出され、時刻Ｔ４後に分離されて、デ
ータ列ライン上の高電圧レベルを正確に表すようにその
ままの形で保存される。時刻Ｔ４後で時刻ｔ５の以前に
おいては、データライン電圧レベルは降下しつづけ、こ
れによりバイアスライン電圧を引き下げる。時刻ｔ５は
、バイアスライン電圧がセルの論理により定められる最
低レベルまで降下し得るように充分な時間だけ遅延され
る。この時刻ｔ５の後、差動増幅器はφ２及びφ２によ
り消勢され、基準電圧ＶＲＥＦ及びバイアスライン電圧
レベル間の比較結果がラッチ内にラッチされる。

この基準電圧ＶＲＥＦはほぼＶｃｃ−２Ｖｔとなること
が観察されるが、この概算値は本装置に結合される負荷
により生ずる変動を表している。しかしなから、バイア
スラインはＶＣＣ−Ｖｔのレベルまでしかプリチャージ
されない。ここで注目すべきことは、このしきい電圧分
の差が比較及び増幅回路の精度には殆ど影響しないとい
うことである。セルの論理レベルが低レベル、即ちＯで
ある場合には、バイアスライン電圧は最高レベルＶｃｃ
−Ｖｔに保持される。差動増幅器は、このバイアスライ
ン電圧レベル及び電圧ｖｃｃ−２ｖｔ　１即ら基準電圧
を比較した時には、常に、バイアスライン電圧がより高
い高圧レベルにあることを示す出力を発生する。セルの
値が論理レベル゛１”で、バイアスライン電圧が降下す
る場合には、このセルによる電流ドレインがバイアスラ
インの最高レベルを保持する電流源として深能するトラ
ンジスタ■５及びＴ４の作用を打ち消す程に大きな作用
を持つので、バイアス電圧はしきい電圧よりはるかに大
幅に降下する。こうして、バイアスライン電圧は、ｖＲ
ＥＦがより高い電圧であることを示す出力を差動増幅器
が発生するのに必要とされるレベルより充分に低いレベ
ルまで引き下げられる。

本発明を実施するために、上述した本発明の実施例に対
する種々の変形例を作用覆ることが可能であることを理
解するべきである。また、本発明は以下の特許請求の範
囲に記載されるしのに従うものであり、この特許請求の
範囲の技術範囲に含まれる回路及びその等価回路はこの
特許請求の範囲により保護されるものである。

【図面の簡単な説明】

第１図は従来のレベルシフト型センス増幅器を示１概略
図、第２図はダミーセルを使用した、従来のセンス増幅
器を示す概略図、第３図は高トリップインバータを使用
した、従来のセンス増幅器を示す概略図、第４図はダミ
ーセルを使用した、従来のセンス増幅器の変形例を示す
概略図、第５　　図は本発明に係わるセンス増幅回路の
ブロック図、第６図は本発明に係わるセンス増幅回路の
概略図、第７図は本発明に係わるセンス増幅回路の別の
実施例の概略図、第８図は本発明に係わるところの、第
７図に示したセンス増幅回路を作動させるのに必要なタ
イミングを示すタイミング図である。 ＸｌないしＸＮ・・・・・・・・・セル■１・・・・・
・・・・・・・・・・・・・・・・スイッチＴ１３．Ｔ
１４・・・・・・・・・・・・トランジスタＴ１５ない
しＴ２１・・・差動増幅器

Claims (16)

【特許請求の範囲】
1. （１）データライン電圧から作りだす安定な基準電圧を
   発生し、シングルエンデッドデータ入力の変化を検出す
   る方法において、 （ａ）バイアスライン電圧をその最高レベルまで昇圧し
   、 （ｂ）データライン電圧を記憶し、 （ｃ）この記憶したデータライン電圧を単独に取り出し
   て、安定した基準電圧を得て、 （ｄ）前記バイアスライン電圧がデータ入力を反映する
   ようにデータにアクセスし、 （ｅ）前記バイアスライン電圧及び基準電圧を比較して
   、出力電圧がデータ入力を反映するようにこの差を差動
   増幅器により増幅する工程とを備えたことを特徴とする
   方法。
2. （２）安定した基準電圧を使用してシングルエンデツド
   データ入力の変化を検出するセンス増幅回路において、 （ａ）データライン上の入力信号と、 （ｂ）データライン電圧として扱われるところの電圧レ
   ベルとなるデータラインをバイアスライン電圧として扱
   われるところの電圧レベルとなるバイアスラインに結合
   するスイッチと、 （ｃ）前記データラインを記憶装置に結合するスイッチ
   と、 （ｄ）前記データラインから導出された基準電圧を発生
   する手段と、 （ｅ）バイアスライン電圧及び基準電圧を受取るように
   結合されて、これらの両入力電圧を比較し、前記入力信
   号に対応した出力電圧を発生する差動増幅器とを備えた
   ことを特徴とするセンス増幅回路。
3. （３）特許請求の範囲第２項記載のセンス増幅回路は、
   更に読出しサイクル終了後に出力電圧を保持するための
   ラッチ回路を備えたところのセンス増幅回路。
4. （４）特許請求の範囲第２項記載のセンス増幅回路にお
   いて、前記バイアスライン電圧を最大レベルに昇圧する
   動作は、読出し信号に応動してある時刻ｔ１から始まる
   プリチャージ期間中に実行されるところのセンス増幅回
   路。
5. （５）特許請求の範囲第２項記載のセンス増幅回路にお
   いて、前記差動増幅器により実行される比較及び増幅機
   能は、時刻ｔ１における読出し信号に応動して開始され
   、バランスがとられるところのセンス増幅回路。
6. （６）特許請求の範囲第２項記載のセンス増幅回路にお
   いて、バイアスライン電圧は、アクセス時のデータ入力
   が“１”でなければ読出しサイクルの修了時まで前記最
   大レベルに保持されるところのセンス増幅回路。
7. （７）特許請求の範囲第６項記載のセンス増幅回路にお
   いて、前記バイアスライン電圧は時刻ｔ１において前記
   バイアスライン用の小電流源を付勢することにより保持
   されるところのセンス増幅回路。
8. （８）特許請求の範囲第２項記載のセンス増幅回路にお
   いて、前記データラインの記憶及び分離動作は前記プリ
   チャージ期間の経過後間もなく完了されるところのセン
   ス増幅回路。
9. （９）特許請求の範囲第８項記載のセンス増幅回路にお
   いて、前記データラインの記憶動作は、雑音に強く、重
   いノードを持つキャパシタにより実行されるところのセ
   ンス増幅回路。
10. （１０）特許請求の範囲第９項記載のセンス増幅回路に
    おいて、前記データライン電圧はスイッチによりキャパ
    シタに転送されると共に、この同じスイッチにより前記
    データラインから分離されるところのセンス増幅回路。
11. （１１）特許請求の範囲第１０項記載のセンス増幅回路
    において、前記分離されたデータライン電圧は基準電圧
    として使用され、前記差動増幅器の分岐路を活性化する
    のに充分大きいところのセンス増幅回路。
12. （１２）特許請求の範囲第１１項記載のセンス増幅回路
    において、前記バイアスラインの最大レベルが前記デー
    タライン電圧レベルに実質的に等しいところのセンス増
    幅回路。
13. （１３）特許請求の範囲第１２項記載のセンス増幅回路
    において、前記バイアスラインの最大レベルが前記差動
    増幅器の分岐路を活性化するのに充分大きいところのセ
    ンス増幅回路。
14. （１４）特許請求の範囲第１１項または第１３項記載の
    センス増幅回路において、前記バイアスライン電圧が前
    記基準電圧より小さい場合にのみ前記出力電圧が“１”
    となるところのセンス増幅回路。
15. （１５）特許請求の範囲第２項記載のセンス増幅回路に
    おいて、前記出力電圧は、ラッチが読出しサイクルの終
    了後にデータを保持する場合に、このラッチへの入力と
    なるところのセンス増幅回路。
16. （１６）特許請求の範囲第２項記載のセンス増幅回路に
    おいて、小電流ドレインが前記データラインに取り付け
    られ、読出し信号に応動して付勢されると共に、プリチ
    ャージの終了時に消勢されるところのセンス増幅回路。