JPH01210996A - 表示装置のアドレス制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、グラフィックディスプレイ及びキャラクタデ
ィスプレイなどの表示装置において、画面表示に同期し
たマイクロプログラム制御Ｂを容易に行うためのアドレ
ス制御回路に関する。

〔発明の概要Ｊ 本発明は、グラフィックデイスプレィ及びキャラクタデ
ィスプレイなどの表示装置において、画面の表示に同期
したマイクロプログラム制御を容易に行うためのアドレ
ス制御回路であり、マイクロプログラムメモリと、制御
回路と同期信号発生回路と、クロック発生回路とで構成
され、マイクロプログラムメモリのアドレス入力の下位
２ビットには前記クロック発生回路からのクロックを入
力し、次の２ビットには、水平同期信号と垂直同期信号
を入力し、これより上位ビットに、制御回路からの次の
サイクルの実行アドレスを入力することにより、マイク
ロプログラム領域をクロック及び、同期信号の状態ブロ
ック単位に分割するようにした。

これにより、画面表示に同期したマイクロプログラム制
御が容易になり、マイクロプログラムの記述が容易にな
る。更に、数種の周辺ロジックの同期制御や同一ロシッ
ク内での数種の動作の制御がマイクロプログラムで容易
に制御可能になる。

〔従来の技術〕

従来、グラフィックデイスプレィ及びキャラクタディス
プレイ等の画面との同期制御は、垂直同期信号、水平同
期信号を状態入力として判断し、その他の状態入力との
状態制御判定を行ったのち、カウンタ等によりマイクロ
プログラムメモリ等に与える命令数をカウントしたり、
読み出しタイミングを制御する方法が一般的に利用され
ていた。

〔発明か解決しようとする課題〕

従来の表示画面に同期したマイクロプログラムアドレス
制御は、前述の様にカウンタや、その他の多くの制御ロ
ジックを用いて構成された為、ハードウェア量が多（、
制御シーケンスが複雑であるという問題点があった。

従って本発明の目的は、グラフィックディスプレイ、及
びキャラクタディスプレイなどの表示装置において、上
記問題点を解決し画面に同期したマイクロプログラム制
御を容易に行う為のマイクロプログラムアドレス制御回
路を提供することにある。

〔課題を解決するための手段〕

従来の問題点を解決するために、本発明においては、マ
イクロプログラムメモリと、制御回路と同期信号発生回
路と、クロック発生回路とで構成され、マイクロプログ
ラムメモリのアドレス入力の下位２ビットには前記クロ
ック発生回路からのクロックを入力し、次の２ビットに
は、水平同期信号と、垂直同期信号を入力し、これより
上位ピントに、制御回路からの次のサイクルの実行アド
レスを入力する事により、マイクロプログラム領域をク
ロック及び、同期信号の状態ブロック単位に分割制御す
るようにした。

〔作用〕

マイクロプログラムメモリには、書き込み制御回路から
出力される書き込み制御信号に従って、ＣＰＵバスから
一連の制御命令が本装置の初期動作時に書き込まれる。

又、クロック発生回路から構成される装置のシステムク
ロック及び分周されたクロックは、マイクロプログラム
メモリの下位アドレスに入力される。更に、同期信号発
生回路から出力される水平同期信号及び、垂直同期信号
は、マイクロプログラムメモリの次のアドレス入力２ビ
ットに入力され、制御回路から出力されるマイクロプロ
グラムメモリの次アドレスは、マイクロプログラムメモ
リの残りのビットに入力される。マイクロプログラムメ
モリからアドレス入力に従って読み出された制御命令は
、制御回路に入力され、制御回路は、周辺の各ロジック
に対、て制御命令を出力する。

〔実施例〕

以下本発明の実施例を図面に基づいて説明する。

第１図において、マイクロプログラムメモリ１は、グラ
フィックデイスプレィ及びキャラクタディスプレイなど
の、画面表示すイクルに同期した周辺ロジックの制御を
行うためのマイクロプログラムを記憶するメモリである
。書き込み制御回路５は、ＣＰＵバス２を通してＣＰＵ
７から入力されるアドレスを書き込みアドレスにデコー
ドすると同時に、ＣＰＵバスａを通して入力される書き
込み制御信号と書き込みアドレスよりマイクロプロゲラ
　　　゛ム書き込み制御信号を発生し、両信号を制御線
ｊに出力する。ＣＰＵバスａは、本発明とは直接関係し
ない周辺ロジックに対してもＣＰＵ７から出力されるア
ドレス、データ、制御信号などを供給する。

マイクロプログラムメモリ１は、制′：４１１ｖＡｊか
ら入力される前記マイクロプログラム書き込み信号及び
書き込みアドレスに従って、ＣＰＵ７から出力されＣＰ
Ｕバスａから入力されるマイクロプログラムを書き込み
。以上の動作は回路の初期化時に実行される。

クロック発生回路４は、第４図に示す様な基本動作クロ
ックφを発生し、この基本動作クロックφを分周するこ
とにより、第４図に示す基本動作クロック１を発生し、
それぞれ信号ｌｂ、ｃに出力する。

同期信号発生回路３は、信号線Ｃから入力される前記基
本動作クロック１を基に、表示装置６の表示制御タイミ
ングであうで第２図及び第４図に示す、垂直同期信号（
Ｖｓｙｎｃ）と水平同期信号（Ｈｓｙｎｃ）を発生し、
前者を信号線ｅに、後者を信号ｖＡｄにそれぞれ出力す
る。第４図に於いて、上段のタイミングは、表示制御タ
イミング）（ｓｙｎｃとＶｓｙｎｃの関係である。又、
中段の４種類のタイミングは、表示制御タイミングＨｓ
ｙｎｃ、Ｖｓｙｎｃと前述の基本動作クロック１及び基
本動作クロックφのタイミングである。

４種類の信号は完全に同期している。又、下段のタイミ
ングは、中段で示した基本動作クロック１と基本動作ク
ロックφの拡大図と、本発明で周辺ロジックを動作させ
る場合の同期動作の例である。

例についての説明は本実施例の後半部で行う。

制御回路２は、制ｍｖＡｒを通って入力される次のサイ
クルの命令を示すアドレス（ネタストアドレス）を、制
御線すより入力される基本動作クロック１及び基本動作
クロックφにより、位相を必要なサイクル分遅延させた
のち、アドレスバスｈに出力する。すなわち、第４図の
下段に示す位相関係に於いて、１番目のφ、で読み出さ
れたネタストアドレスの示すマイクロプログラムメモリ
１上のアドレスに記憶される制御命令が２番目のφ１で
出力されるように位相制御される。

マイクロプログラムメモリ１は、制ａｍｂの前記基本動
作クロックをアドレスＡ、として入力し、更に制ｍ線ｄ
の前記水平同期信号をアドレスＡ。

として入力し、制御線ｅの前記垂直同期信号をアドレス
Ａ、として入力する。更に、アドレスバスｈより入力さ
れる次のサイクルの実行アドレスを、アドレスＡ４〜Ａ
、として入力する。ｎは、マイクロプログラムメモリ１
のメモリサイズにより決定される変数である。

マイクロプログラムメモリ１は、前述のアドレス制御に
より、Ａφ〜Ａ、として入力されたアドレスに応じて内
部に記憶される制御命令及び、次のサイクルの実行アド
レス゛（ネタストアドレス）を読み出し、制御線ｆに出
力する。ネタストアドレスは、前述と同等に処理され、
各サイクル毎にこの処理が繰り返される。マイクロプロ
グラムの内容は、第３図に示すように周辺回路５の制御
命令とネタストアドレスにより構成される。マイクロプ
ログラムメモリ１のアドレスＡφ〜Ａ１１の各ビットは
、メモリアドレスＡφは基本動作クロックφと、Ａ１は
基本動作クロック１と、Ａ２はＨｓｙｎｃと、Ａ、はＶ
ｓｙｎｃと、Ａ４〜Ａ、ｌは以前のサイクルで読み出さ
れて制御回路２で位相制御されたネクストアドレスと対
応する。この対応関係により、各々のネクストアドレス
は、Ｈｓｙｎｃ、Ｖｓｙｎｃの状態によって４つの各ブ
ロックに分割され、更に基本動作クロック１と基本動作
クロックφによって各々のブロック内が４つに分割され
る。

制御回路２は、制御線ｆの制御コード及び、前記表示装
置すの周辺回路５より制御線ｉに出力される状態表示信
号ｉを入力し、ｌの状態に応じて周辺回路５に制御コー
ドを制御ｖＡｇとして出力する６周辺回路６は、制’ｌ
ＩＪ’ｂ’Ａｇとして入力される制御命令に従って動作
する。制御線ｇは、周辺回路６の制御の種類、数及び、
制御方式により本数が変わる。これに応じて、制御線ｆ
の本数及び第３図に示す制御命令のビット幅が変わる。

本発明に示す各構成要素は以上の様に動作するが、以下
マイクロプログラムメモリ１でのアドレス制御について
説明する。第２図は、前記垂直同期信号及び、水平同期
信号の説明図である。各信号は、従来技術によって規定
される為、本項での詳細説明は省略する。−船釣に、グ
ラフィックデイスプレィ等の表示装置に於いて、第２図
のＶｓｙｎｃ、Ｖｍｒ（垂直側バックポーチ）、■□（
垂直側フロントポーチ）＋　　Ｈｓｙｎｃ、ＨＩＦ（水
平側パフクボーチ）　、　ＶＦＰ　（水平側フロントポ
ーチの各々の無表示期間に各種の演算処理を行い、表示
に間する処理はＨｓｙｎｃ、Ｖｓｙｎｃが本例のタイミ
ング第２図ではともに“Ｈ”の場合に行われる。マイク
ロプログラムメモリ１は、前述のように、各々のネクス
トアドレスについて、Ａｔ。

Ａ、に入力されたＨｓｙｎｃ、Ｖｓｙｎｃにより４つの
ブロックに分割され、Ａφ、ＡＩに入力された基本クロ
ック１及び、基本動作クロックφによりその各々が更に
４つに分割される。

これにより、現在の状態からＶｓｙｎｃ、Ｈｓｙｎｃの
状態に応じた別のアドレスへのジャンプや、現在と同じ
アドレスへのジャンプ（ループ）などの処理の記述、処
理が簡単に行え、更に、■５ｙｎｃ、Ｈｓｙｎｃの各状
態別の処理、及び処理の記述が簡単に行える。更に、各
アドレスに於けるＶｓｙｎｃ、Ｈｓｙｎｃの各状態に於
いて、第４図の例に示すような記述を行うことにより、
基本動作クロック１のサイクル単位に、本例では４種類
の回路を独立に制御することが可能となる。

前記下位２ビットのアドレス制御は、基本動作クロック
１の周期及び、周辺装置群の処理速度、マイクロプログ
ラムメモリｌの処理速度などに応じてピント数を増やし
て状態を増やすことが可能である。

〔発明の効果〕

以上説明したように、本発明は、グラフィックデイスプ
レィやキャラクタディスプレイなどの、表示装置におい
て、表示制御に同期したマイクロプログラム制御を容易
にし、更にマイクロプログラムの記述を簡易化する。更
に、同装置内の基本クロックを分割することにより、幾
つかの周辺ロジック（周辺装置）を全く独立に別のプロ
グラム記述によって動作させたり、同一装置に数種類の
別の動作をさせることが可能となる。

又、前述のように、グラフィックデイスプレィ装置及び
、キャラクタディスプレイ装置の同期制御に於いて、表
示期間と無表示期間とを分割して異なった制御をする場
合が多くあるが、本発明により容易に実現可能となる。

本発明は、以上述べた様な効果を有する。

【図面の簡単な説明】

第１図は本発明の実施例を表す構成図、第２図は表示装
置の画面と同期信号の関係図、第３図は実施例中に示す
本発明におけるマイクロプログラム記憶状態を示す図、
第４図は実施例中に示す同期信号と基本クロックのタイ
ミング図である。 １・・・マイクロプログラムメモリ ２・・・制御回路 ３・・・同期信号発生装置 ４・・・クロック発生装置 ５・・・書き込み制御回路 以上 出願人　セイコー電子工業株式会社

Claims (1)

1. 【特許請求の範囲】 グラフィックディスプレイ及びキャラクタディスプレイ
   などの表示装置に於いて、 画面表示を制御するための同期信号発生回路と、装置内
   部ロジックの動作を制御するためのマイクロプログラム
   を記憶するマイクロプログラムメモリと、 前記マイクロプログラムメモリから読み出された制御命
   令を内部ロジックからの状態入力に従って内部ロジック
   に伝達する手段と、同様に読み出された次のサイクルで
   の実行アドレスを位相制御した上で前記マイクロプログ
   ラムメモリへ伝達する手段とを有する制御回路と、 内部回路を同期制御する為のクロックを発生するクロッ
   ク発生回路と、 から成り、マイクロプログラムメモリのアドレス入力の
   下位ビットに前記クロック発生回路からのクロックを入
   力し、次の２ビットに水平同期信号及び、垂直同期信号
   を入力し、前記制御回路より伝達される次のサイクルの
   実行アドレスを前述の４ビットより上位のビットに入力
   して前記マイクロプログラムメモリの読み出し制御をす
   ることを特徴とする表示装置のアドレス制御回路。