JPH012114A - システムリセット抑止方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第３図） 発明が解決しようとする問題点 問題点を解決するための手段（第１図）作用 実施例（第２図） 発明の効果 〔概要〕 上位装置とその下位に接続される入出力装置等の下位装
置との間に設けた入出力制御装置において、入出力制御
装置内にシステムリセット抑止手段を設けると共に、計
時手段を設け、システムリセット抑止期間中にシステム
リセット信号が入力された時に、該リセット信号入力時
点から所定時間経過後に、前記システムリセット抑止手
段をキャンセルして、確実に上位装置からのシステムリ
セットを可能にすること。

〔産業上の利用分野〕

この発明は、ＣＰＵ等の上位装置と、この上位装置より
の命令によりデータ転送を行う入出力制御装置間の制御
方式に関し、特に、上位装置より発行されるシステムリ
セット信号を、場合によって有効に抑止することができ
るシステムリセット抑止方式に係る。

ＣＰＵ等の上位装置と、この上位装置よりの命令により
データ転送等の制御を行う入出力制御装置との間のイン
タフェースには、上位装置より発行されるリセット信号
（システムリセット）が存在し、一般には、入出力制御
装置の中核となるマイクロプロセッサに対しては、割込
みとして通知される。

上記システムリセットは、通常上位装置が任意のタイミ
ングで発行可能であるため、下位の入出力制御装置は、
その処理の如何にかかわらず途中で中止され、リセット
処理を実行することとなる。

この場合、下位装置である入出力制御装置が、例えば複
数の処理の完全な遂行により、はじめて整合性が保たれ
る内部情報に対する処理を実行中であるとすると、その
一連の処理が中断されることとなり、システムリセット
の後には、その内容が矛盾することになる。

そのため、下位装置の処理ルーチンによっては、上位装
置からのりセント処理を抑止する機構が必要となる。そ
のために、例えば、リセット後の矛盾が発生しないよう
な内部情報の処理方法やデータ構造を採用することが考
えられるが、この゛方法では、マイクロプログラム開発
の大きな制約となり、多大な工数とステップ数の増加を
もたらすので、超大型機を除いて現実的な方法ではない
。

そこで、簡単に、しかも、必要な時に、システムリセッ
トの抑止を行うことができる方法が望まれている。

〔従来の技術〕

第３図はシステムリセットの抑止を行う従来の方法を示
す図である。図において１は、ＣＰＵ等の上位装置２と
、入出力装置３との間を結ぶ入出力制御装置であり、内
部に上位装置インタフェース１１と、そのインタフェー
スを制御するためのマイクロプロセッサ１２を有してい
る。

上位装置２からは入出力制御装置に対し、システムリセ
ット信号ａが含まれる制御用バスと、データバスｂが接
続されている。

システムリセット信号は、インタフェースの形式によっ
ても異なるが、３７００ＥＭインタフェースにおいては
、０ｐｅｒａｔｆｏｎａｌ　Ｏｕｔ及び５ｕｐｐｒｅｓ
ｓＯｕｔの両信号が同時にオフになった事で、下位の入
出力制御装置が判定可能となっている。そして、下位の
入出力制御装置は、上位装置に対する信号（一般にはＩ
ｎ信号）全てをオフする事により上位装置へのシステム
リセット信号の受領を通知し、上位装置とのインタフェ
ース上の処理は終結する。

一般的には、システムリセット処理の時間は、数ミリ秒
〜秒のオーダでの時間を必要とするため、下位の入出力
制御装置はハードウェア機構により全てのＩｎ信号をオ
フすることで、インタフェース上ではシステムリセット
の処理を終了させ、以降システムリセット処理が終了す
るまでの間、上位装置からの新たなコマンドに対しては
ビジ一応答することでシステムリセット処理を続行する
。

入出力装置３は任意のものが用いられるが、例えば磁気
テープ装置である。

この従来例において、マイクロプロセッサ１２から上位
インタフェース１１に対し、システムリセット抑止フラ
グｄを立てられるようにしておく。

例えば、入出力装置の処理内容によって、途中でシステ
ムリセットがかかっては困る時に、システムリセット抑
止フラグｄを上げておく。

このように構成することにより、ＣＰＵ等の上位装置か
らシステムリセットがかけられたとしても、システムリ
セット抑止フラグが上げられている時には、入出力装置
にリセットがかけられることはなくなる。

〔発明が解決しようとする問題点〕

ところが、このような従来例において、マイクロプロセ
ッサに論理的ないしはハード的に異常が発生しマイクロ
プロセッサがシステムリセット抑止状態を′ａ続し続け
ると入出力制御装置は、上位装置からのシステムリセッ
トがかからないという問題点が生ずる。

例えば、システムリセット抑止フラグを上げるファーム
ウェア部分が故障して、システムリセット抑止フラグが
上げられたままの状態が′ｍ続すると、システムリセッ
トがかからなくなってしまう。

この発明は、このような点に鑑みてなされたものであり
、入出力装置等における内部情報の整合性の保持に必要
な一連の処理中に入出力装置がシステムリセットされる
ことがなく、しかもマイクロプロセッサの異常によるシ
ステムリセット不能事態を回避することができるシステ
ムリセット抑止方式を提供することを目的とする。

〔問題点を解決するための手段〕

第１図は、この発明の原理図を示す。　　。

第１図において、ＣＰＵ等の上位装置２と入出力制御装
置３との間に入出力制御装置１が接続さ゛れており、こ
の入出力制御装置１には、マイクロプロセッサ１２の外
時間監視回路２０が設けられている。

そして、この時間監視回路２０は、マイクロプロセッサ
１２がシステムリセット抑止フラグｄを立てである時に
、上位装置２からシステムリセット信号ａが出されると
、この時点から所定の時間を計測し、所定の時間経過後
にマイクロプロセッサ１２にシステムリセット割込みを
かけることができるように構成されている。

〔作用〕

以上のように構成されているので、今、上位装置２から
システムリセットがかけられたとしても、マイクロプロ
セッサ１２がシステムリセット抑止フラグｄを立ててい
るときには、入出力装置に対し直にシステムリセットが
かけられることはなくなる。しかも、システムリセット
抑止フラグｄが立てられているときに、システムリセッ
トがかけられると、この時点から所定時間経過後、強制
的にマイクロプロセッサ１２に対し、システムリセット
割込みがなされるので、フラグｄの有無にかかわらず、
入出力装置に対しシステムリセットをかけることができ
る。

〔実施例〕

第２図は、この発明の実施例であって、第１図の原理図
における時間監視回路２０としてタイマ２１、ＡＮＤ回
路２２、ＯＲ回路２３を用いている。ＡＮＤ回路２２に
は、上位装置２からのシステムリセット信号及びマイク
ロプロセッサ１２からのシステムリセット抑止フラグを
インバートしたものが入力されている。またＯＲ回路２
３には、ＡＮＤ回路２２の出力及び、タイマ２１の出力
が入力されている。

このマイクロプロセッサ１２におけるシステムリセット
抑止フラグｄをセットするためにマイクロプログラムは
以下の通り設計されている。マイクロプログラムは、各
種処理に応じて、複数のプログラムに分割されており、
このプログラムの処理に先立って、実行しようとする処
理がシステムリセット抑止が必要か否かの判断を行う処
理ルーチンがプログラム中に埋め込まれる。そして、こ
のシステムリセット抑止が必要な処理を開始するに先立
ってシステム抑止フラグのセントが指令される。そして
、当該処理の終了後にリセット処理ルーチンによって、
システムリセット抑止フラグがリセットされる。また、
各処理の実行時間は、システムリセット抑止のタイマ２
１のタイムアウト時間より短く設定されている。そして
、システムリセット抑止フラグを立てる必要がある処理
としては、情報の更新処理等がある。

このような装置において、マイクロプロセッサ１２から
システムリセット抑止フラグｄが立てられたものとする
。すると、ＡＮＤ回路２２の一方の入力は「０」となり
、このとき、上位袋Ｗ２からシステムリセット信号が出
されても、入出力装置３がリセットされることはない。

この上位装置２からの゛システムリセット信号をスター
ト・トリガーとして、システムリセット抑止フラグｄが
オンのときタイマ２１が計時を開始し、所定の時間経過
後に、タイムアウト出力ｅを出力する。このタイムアウ
ト出力ｅがＯＲ回路２３に入力されるので、ＯＲ回路２
３からは出力Ｃが出される。この出力Ｃをシステムリセ
ット割込み信号として用い、これをマイクロプロセッサ
１２に入力することによって、システムリセット割込み
を行い、システムリセット抑止フラグを下げる。これに
より、システムリセットをかけることができる。システ
ムリセット割込みは、タイマ２１の動作によって強制的
に行うことができるため、マイクロプロセッサ１２のフ
ァームウェアが故障してシステムリセット抑止フラグが
立ったままでも所定時間経過後に入出力装置３をシステ
ムリセットできることになる。

一方、システムリセット抑止フラグｄが出されていない
ときは、上位装置インタフェース１１に対しシステムリ
セット信号ａが入力された時点で入出力装置３に対しシ
ステムリセットがかかる。

マイクロプロセッサのファームウェアにおける抑止時間
を一定期間の上限値を越えないように設計することによ
り前記強制割込みの機会を最少限にすることができる。

〔発明の効果〕

以上述べたように、この発明によれば、システムリセッ
トの完遂性を確保した上で、システムリセットによる処
理中断によりもたらされる整合性を欠く内部情報の存在
確率を最少限におさえることができる。

【図面の簡単な説明】

第１図は本発明の詳細な説明図、 第２図は本発明の一実施例構成図、 第３図は従来例を示す図である。 ■−人出力制御装置、　　２・−上位装置、３−・入出
力装置、 １１−・−上位装置インタフェース、 １２−・マイクロプロセッサ、 ２０−・・時間監視回路、 ２１・・・タイマ、　　　　　　　２２−・ＡＮＤ回路
２３−・ＯＲ回路。 特許出願人　　　富士通株式会社 代理人弁理士　　山　谷　晧　榮

Claims (1)

1. 【特許請求の範囲】 上位装置と入出力装置等の下位装置との間に接続され、
   上位装置よりのシステムリセット信号により下位装置を
   システムリセットする入出力制御装置において、 システムリセット割込みを抑止する抑止手段（１２）と
   、 時間監視手段（２０）を具備し、 システムリセット割込み抑止期間中に上位装置よりシス
   テムリセット信号が出力されたとき時間監視手段を動作
   させ所定時間経過後にシステムリセット割込みの抑止手
   段が動作状態のときシステムリセット割込み信号を強制
   的に出力するようにしたことを特徴とするシステムリセ
   ット抑止方式。