JPH0121560B2 - - Google Patents
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- JPH0121560B2 JPH0121560B2 JP59004426A JP442684A JPH0121560B2 JP H0121560 B2 JPH0121560 B2 JP H0121560B2 JP 59004426 A JP59004426 A JP 59004426A JP 442684 A JP442684 A JP 442684A JP H0121560 B2 JPH0121560 B2 JP H0121560B2
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- data
- address
- setting
- circuit
- signal
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Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、同一回路構成をした複数個の回路
を直列接続にし、シリアルに転送されてくる１本
のデータから各々の回路に対応したアドレスを割
り付け、そのアドレスに対応した回路に任意のデ
ータを設定する機能を有するデータ設定装置に関
する。
を直列接続にし、シリアルに転送されてくる１本
のデータから各々の回路に対応したアドレスを割
り付け、そのアドレスに対応した回路に任意のデ
ータを設定する機能を有するデータ設定装置に関
する。
まず、従来の複数個へのデータの設定装置につ
いて説明する。
いて説明する。
第１図は、従来の複数個へのデータ設定装置の
回路構成図であり、第１図において１は制御回
路、A0〜Ao-1はレジスタである。
回路構成図であり、第１図において１は制御回
路、A0〜Ao-1はレジスタである。
第１図のレジスタA0〜Ao-1にデータを設定す
る場合、まずアドレス０のデータをDATA信号
に設定し、データ設定後にSET（０）信号を入力
し、レジスタA0にデータを設定する。次にアド
レス１のデータをDATA信号に設定し、データ
設定後にSET(1)信号を入力し、レジスタA1にデ
ータを設定というように、データを設定するアド
レスにデータを設定後、設定するアドレスの
SET信号を入力し、指定のレジスタにデータを
設定する。
る場合、まずアドレス０のデータをDATA信号
に設定し、データ設定後にSET（０）信号を入力
し、レジスタA0にデータを設定する。次にアド
レス１のデータをDATA信号に設定し、データ
設定後にSET(1)信号を入力し、レジスタA1にデ
ータを設定というように、データを設定するアド
レスにデータを設定後、設定するアドレスの
SET信号を入力し、指定のレジスタにデータを
設定する。
このデータ設定装置は、アドレス数が少ない場
合には有効であるが、アドレス数が増加した場
合、各々のアドレスに対応するSET信号が個別
に必要なため、アドレスの増加に比例して制御回
路１との信号線数も増加する。そのためケーブル
を用いて信号を接続する場合には、ケーブルの本
数の増加をまねき、コネクタの数およびコネクタ
取付場所は増加し、信号線の断線・短絡といつた
故障の要因も増し、信頼性も低下する。また、多
層基板を用いる場合には信号層の増加をまねく等
の欠点がある。
合には有効であるが、アドレス数が増加した場
合、各々のアドレスに対応するSET信号が個別
に必要なため、アドレスの増加に比例して制御回
路１との信号線数も増加する。そのためケーブル
を用いて信号を接続する場合には、ケーブルの本
数の増加をまねき、コネクタの数およびコネクタ
取付場所は増加し、信号線の断線・短絡といつた
故障の要因も増し、信頼性も低下する。また、多
層基板を用いる場合には信号層の増加をまねく等
の欠点がある。
そこで、この発明はこのような欠点を解消し、
３本の信号線で複数個の同一な回路構成をしたデ
ータ設定回路の、各々に対応したデータの設定を
行なえるようにしたデータ設定装置を提供するも
のである。
３本の信号線で複数個の同一な回路構成をしたデ
ータ設定回路の、各々に対応したデータの設定を
行なえるようにしたデータ設定装置を提供するも
のである。
第２図は、この発明によるデータ設定装置の構
成図で、１は制御回路、B0〜Bo-1はデータ設定
回路である。
成図で、１は制御回路、B0〜Bo-1はデータ設定
回路である。
第３図は、この発明によるデータ設定回路構成
の一実施例を示した図で、２は第１のシフトレジ
スタ、３は第２のシフトレジスタ、４はデータシ
フトレジスタ、５はアツプダウンカウンタ（以後
Ｕ／Ｄカウンタと略す）、６はスタート検出用
NANDゲート回路、７は２進カウンタ、８はｍ
進カウンタ、９はモード切換用Ｆ／Ｆ回路、１０
はセツト終了用Ｆ／Ｆ回路、１１はチエツクビツ
ト判定回路、１２はアドレスセツト用ANDゲー
ト回路、１３はアドレスレジスタ、１４はアドレ
ス比較回路、１５はデータセツト用ANDゲート
回路、１６はデータレジスタである。
の一実施例を示した図で、２は第１のシフトレジ
スタ、３は第２のシフトレジスタ、４はデータシ
フトレジスタ、５はアツプダウンカウンタ（以後
Ｕ／Ｄカウンタと略す）、６はスタート検出用
NANDゲート回路、７は２進カウンタ、８はｍ
進カウンタ、９はモード切換用Ｆ／Ｆ回路、１０
はセツト終了用Ｆ／Ｆ回路、１１はチエツクビツ
ト判定回路、１２はアドレスセツト用ANDゲー
ト回路、１３はアドレスレジスタ、１４はアドレ
ス比較回路、１５はデータセツト用ANDゲート
回路、１６はデータレジスタである。
第４図は、第２図制御回路１からのデータ転送
のタイミングチヤートを、第５図はスタートデー
タ、モードデータ、アドレス設定時のデータ
（０）〜データ（ｎ−１）およびデータ設定時の
データ（０）〜データ（ｎ−１）のデータフオー
マツトを、第６図〜第９図はアドレス（ｎ−１）
におけるアドレス設定時のタイミングチヤート
を、第１０図〜第１３図はアドレス（ｎ−１）に
おけるデータ設定時のタイミングチヤートを示
す。
のタイミングチヤートを、第５図はスタートデー
タ、モードデータ、アドレス設定時のデータ
（０）〜データ（ｎ−１）およびデータ設定時の
データ（０）〜データ（ｎ−１）のデータフオー
マツトを、第６図〜第９図はアドレス（ｎ−１）
におけるアドレス設定時のタイミングチヤート
を、第１０図〜第１３図はアドレス（ｎ−１）に
おけるデータ設定時のタイミングチヤートを示
す。
初めに、アドレス設定時の第２図データ設定回
路Bo-1における第４図のｔ(2)までの動作を、第
７図を用いて説明する。ただし、第７図の
DATA−IN信号およびDATA−OUT信号のデ
ータの区切は第６図を参照する。
路Bo-1における第４図のｔ(2)までの動作を、第
７図を用いて説明する。ただし、第７図の
DATA−IN信号およびDATA−OUT信号のデ
ータの区切は第６図を参照する。
第４図のｔ（０）のスタートデータ、つまり第
７図のDATA−IN信号のスタートデータの部分
は、CLOCK信号の立上りに同期して第５図のス
タートデータのMSBより１ビツトづつ第３図の
第１のシフトレジスタ２からデータシフトレジス
タ４にシフトしながら取り込んでゆき、スタート
データがすべて取り込まれた時にスタート検出用
NANDゲート回路６の出力stが第７図に示すよ
うに“Ｈ”から“Ｌ”に変化し、第３図の２進カ
ウンタ７およびセツト終了用Ｆ／Ｆ回路１０をリ
セツトする。この時DATA−OUT信号には、第
７図に示すようにスタートデータのMSBが出力
され、このDATA−OUT信号は次のデータ設定
回路Bo-2のDATA−IN信号となる。またこのリ
セツト状態は、第１のシフトレジスタ２に第５図
Ｂのモードデータの“０”を取り込み、第３図の
スタート検出用NANDゲート回路６の出力stが
第７図に示すように“Ｌ”から“Ｈ”になるまで
続き、“Ｈ”になつてから後のCLOCK信号の立
下りから第３図の２進カウンタ７はカウントを開
始し、２カウント後に２進カウンタ７の出力Ms
は第７図に示すように“Ｌ”から“Ｈ”に変わ
り、第４図のｔ（０）に示すようにモードデータ
を第３図のモード切換用Ｆ／Ｆ回路９に取り込
み、出力端Ｑ１は第７図に示すように“Ｌ”から
“Ｈ”になる。と同時に第３図のｍ進カウンタ８
をリセツトし、第７図のMsに示すように次のク
ロツク信号の立下りで“Ｈ”から“Ｌ”になつた
時にリセツトは解除され、次のCLOCK信号の立
下りからｍ進のカウントを開始し、２進カウンタ
７は停止する。また、この時DATA−IN信号か
らは第５図ｃに示すようなアドレス判定データ
（ｎ）、アドレスデータ（０）およびチエツクビツ
トが１組となつたアドレス設定のデータ（０）が
MSBより入力され、このデータ（０）が第３図
の第１のシフトレジスタ２、第２のシフトレジス
タ３およびＵ／Ｄカウンタ５に取り込まれた時、
チエツクビツト判定回路１１の出力Cbは第７図
に示すように“Ｌ”から“Ｈ”になる。
７図のDATA−IN信号のスタートデータの部分
は、CLOCK信号の立上りに同期して第５図のス
タートデータのMSBより１ビツトづつ第３図の
第１のシフトレジスタ２からデータシフトレジス
タ４にシフトしながら取り込んでゆき、スタート
データがすべて取り込まれた時にスタート検出用
NANDゲート回路６の出力stが第７図に示すよ
うに“Ｈ”から“Ｌ”に変化し、第３図の２進カ
ウンタ７およびセツト終了用Ｆ／Ｆ回路１０をリ
セツトする。この時DATA−OUT信号には、第
７図に示すようにスタートデータのMSBが出力
され、このDATA−OUT信号は次のデータ設定
回路Bo-2のDATA−IN信号となる。またこのリ
セツト状態は、第１のシフトレジスタ２に第５図
Ｂのモードデータの“０”を取り込み、第３図の
スタート検出用NANDゲート回路６の出力stが
第７図に示すように“Ｌ”から“Ｈ”になるまで
続き、“Ｈ”になつてから後のCLOCK信号の立
下りから第３図の２進カウンタ７はカウントを開
始し、２カウント後に２進カウンタ７の出力Ms
は第７図に示すように“Ｌ”から“Ｈ”に変わ
り、第４図のｔ（０）に示すようにモードデータ
を第３図のモード切換用Ｆ／Ｆ回路９に取り込
み、出力端Ｑ１は第７図に示すように“Ｌ”から
“Ｈ”になる。と同時に第３図のｍ進カウンタ８
をリセツトし、第７図のMsに示すように次のク
ロツク信号の立下りで“Ｈ”から“Ｌ”になつた
時にリセツトは解除され、次のCLOCK信号の立
下りからｍ進のカウントを開始し、２進カウンタ
７は停止する。また、この時DATA−IN信号か
らは第５図ｃに示すようなアドレス判定データ
（ｎ）、アドレスデータ（０）およびチエツクビツ
トが１組となつたアドレス設定のデータ（０）が
MSBより入力され、このデータ（０）が第３図
の第１のシフトレジスタ２、第２のシフトレジス
タ３およびＵ／Ｄカウンタ５に取り込まれた時、
チエツクビツト判定回路１１の出力Cbは第７図
に示すように“Ｌ”から“Ｈ”になる。
そして、データ（０）のLSBを取り込んだ
CLOCK信号の立上りの次の立下りで、第３図の
ｍ進カウンタ８のTpが“Ｌ”から“Ｈ”に変わ
り、アドレスセツト用ANDゲート回路１２の出
力Asが第７図に示すように“Ｌ”から“Ｈ”に
なる。このAsの立上りで、第３図の第２のシフ
トレジスタ３に入つているアドレスデータ（０）
をアドレスレジスタ１３に取り込むと同時にＵ／
Ｄカウンタ５のカウントダウン・クロツクとして
用い、アドレス判定データ（ｎ）を（ｎ−１）に
する。そしてアドレスレジスタ１３に取り込まれ
たアドレスデータ（０）（第７図のSA）と第３図
のＵ／Ｄカウンタ５の出力CAをアドレス比較回
路１４で比較する。この時、両者は一致しないの
で、アドレス比較回路１４の出力C0は第７図に
示すように“Ｌ”のまま変化せず、第３図のセツ
ト終了用Ｆ／Ｆ回路１０の出力端Q2も第７図に
示すように“Ｌ”レベルのまま変化しない。
CLOCK信号の立上りの次の立下りで、第３図の
ｍ進カウンタ８のTpが“Ｌ”から“Ｈ”に変わ
り、アドレスセツト用ANDゲート回路１２の出
力Asが第７図に示すように“Ｌ”から“Ｈ”に
なる。このAsの立上りで、第３図の第２のシフ
トレジスタ３に入つているアドレスデータ（０）
をアドレスレジスタ１３に取り込むと同時にＵ／
Ｄカウンタ５のカウントダウン・クロツクとして
用い、アドレス判定データ（ｎ）を（ｎ−１）に
する。そしてアドレスレジスタ１３に取り込まれ
たアドレスデータ（０）（第７図のSA）と第３図
のＵ／Ｄカウンタ５の出力CAをアドレス比較回
路１４で比較する。この時、両者は一致しないの
で、アドレス比較回路１４の出力C0は第７図に
示すように“Ｌ”のまま変化せず、第３図のセツ
ト終了用Ｆ／Ｆ回路１０の出力端Q2も第７図に
示すように“Ｌ”レベルのまま変化しない。
次に第７図のDATA−IN信号のデータ(1)を
MSBより１ビツトづつ第３図の第１のシフトレ
ジスタ２に取り込むと同時に、今まで取り込んで
いたデータ（０）を第６図のDATA−OUT信号
に示すように、MSBから１ビツトづつ出力する。
ただし、入力時のアドレス判定データ（ｎ）は、
１カウントダウンされたアドレス判定データ（ｎ
−１）として出力される。
MSBより１ビツトづつ第３図の第１のシフトレ
ジスタ２に取り込むと同時に、今まで取り込んで
いたデータ（０）を第６図のDATA−OUT信号
に示すように、MSBから１ビツトづつ出力する。
ただし、入力時のアドレス判定データ（ｎ）は、
１カウントダウンされたアドレス判定データ（ｎ
−１）として出力される。
以上の動作を第４図のｔ（ｎ）まで繰り返し、
第８図のDATA−IN信号のデータ（ｎ−１）が
CLOCK信号の立上りで第１のシフトレジスタ
２、第２のシフトレジスタ３およびＵ／Ｄカウン
タ５に取り込まれた次のCLOCK信号の立下り
で、第３図のアドレスセツト用ANDゲート回路
１２の出力Asは、第９図に示すように“Ｌ”か
ら“Ｈ”に変わり、その立上りで第３図の第２の
シフトレジスタ３に入つているアドレスデータ
（ｎ−１）をアドレスレジスタ１３に取り込むと
同時に、Ｕ／Ｄカウンタ５のアドレス判定データ
（ｎ）を（ｎ−１）にし、この両者をアドレス比
較回路１４で比較する。この時両者は一致するの
で、アドレス比較回路１４の出力C0は第９図に
示すように“Ｌ”から“Ｈ”に変わり、第３図の
セツト終了用Ｆ／Ｆ回路１０の出力端Q2は第９
図に示すように“Ｌ”から“Ｈ”に変わり、第３
図のｍ進カウンタ８は次のCLOCKの立下りでス
トツプし、以後スタートデータが入力されセツト
終了用Ｆ／Ｆ回路１０の出力端Q2が“Ｈ”から
“Ｌ”に変わるまで動作しないので、アドレスセ
ツト用ANDゲート回路１２の出力Asは変化せ
ず、アドレスレジスタ１３に所望のアドレスデー
タ（ｎ−１）が設定される。
第８図のDATA−IN信号のデータ（ｎ−１）が
CLOCK信号の立上りで第１のシフトレジスタ
２、第２のシフトレジスタ３およびＵ／Ｄカウン
タ５に取り込まれた次のCLOCK信号の立下り
で、第３図のアドレスセツト用ANDゲート回路
１２の出力Asは、第９図に示すように“Ｌ”か
ら“Ｈ”に変わり、その立上りで第３図の第２の
シフトレジスタ３に入つているアドレスデータ
（ｎ−１）をアドレスレジスタ１３に取り込むと
同時に、Ｕ／Ｄカウンタ５のアドレス判定データ
（ｎ）を（ｎ−１）にし、この両者をアドレス比
較回路１４で比較する。この時両者は一致するの
で、アドレス比較回路１４の出力C0は第９図に
示すように“Ｌ”から“Ｈ”に変わり、第３図の
セツト終了用Ｆ／Ｆ回路１０の出力端Q2は第９
図に示すように“Ｌ”から“Ｈ”に変わり、第３
図のｍ進カウンタ８は次のCLOCKの立下りでス
トツプし、以後スタートデータが入力されセツト
終了用Ｆ／Ｆ回路１０の出力端Q2が“Ｈ”から
“Ｌ”に変わるまで動作しないので、アドレスセ
ツト用ANDゲート回路１２の出力Asは変化せ
ず、アドレスレジスタ１３に所望のアドレスデー
タ（ｎ−１）が設定される。
次にデータの設定方法を説明する。
データの設定も、アドレスを設定する時と同様
に第４図のようにｔ（０）のスタートデータから
ｔ（ｎ）のデータ（ｎ−１）までのデータが転送
される。この時のデータの内容は、第５図のＢお
よびＤに示すようにＢのモードデータはアドレス
設定の時の“00”から“01”に、データ（０）〜
データ（ｎ−１）はアドレスデータ、セツトデー
タおよびチエツクビツトの組合せのデータにす
る。
に第４図のようにｔ（０）のスタートデータから
ｔ（ｎ）のデータ（ｎ−１）までのデータが転送
される。この時のデータの内容は、第５図のＢお
よびＤに示すようにＢのモードデータはアドレス
設定の時の“00”から“01”に、データ（０）〜
データ（ｎ−１）はアドレスデータ、セツトデー
タおよびチエツクビツトの組合せのデータにす
る。
動作はアドレスを設定する時とほとんど同じ
で、第１０図のDATA−IN信号に示すように、
スタートデータが第３図の第１のシフトレジスタ
２、第２のシフトレジスタ３およびＵ／Ｄカウン
タ５に入力された時にスタート検出用NANDゲ
ート回路６の出力Stが第１１図に示すように
“Ｈ”から“Ｌ”になり、第３図の２進カウンタ
７およびセツト終了用Ｆ／Ｆ回路１０を第１１図
のMsおよびQ2に示すようにリセツトする。
で、第１０図のDATA−IN信号に示すように、
スタートデータが第３図の第１のシフトレジスタ
２、第２のシフトレジスタ３およびＵ／Ｄカウン
タ５に入力された時にスタート検出用NANDゲ
ート回路６の出力Stが第１１図に示すように
“Ｈ”から“Ｌ”になり、第３図の２進カウンタ
７およびセツト終了用Ｆ／Ｆ回路１０を第１１図
のMsおよびQ2に示すようにリセツトする。
次にモードデータの“０”が第３図の第１のシ
フトレジスタ２にCLOCK信号の立上りで取り込
まれた次のCLOCK信号の立下りで、第３図の２
進カウンタ７の出力Msが第１１図に示すように
“Ｌ”から“Ｈ”に変わり、第３図のモード切換
用Ｆ／Ｆ回路９にモードデータを取り込み、Ｑ１
を第１１図に示すように“Ｌ”から“Ｈ”にし、
アドレスセツト用ANDゲート回路１２をブロツ
クすると共に、データセツト用ANDゲート回路
１５のブロツクを解除する。そしてDATA−IN
信号には引続きデータ（０）のMSBからのデー
タが転送され、データ（０）をすべて取り込んだ
時、第３図のｍ進カウンタ８出力Tpおよびチエ
ツクビツト判定回路１１の出力Cbは第１１図に
示すように共に“Ｈ”になるが、第３図のＵ／Ｄ
カウンタ５に取り込まれたデータ（０）のアドレ
スデータ（０）とアドレスレジスタ１３に取り込
まれているためアドレスデータ（ｎ−１）は一致
しないため、アドレス比較回路１４の出力C0は
第１１図に示すように“Ｌ”のまま変化しないの
で、第７図のデータセツト用ANDゲート回路１
５の出力Dsは第１１図に示すように“Ｌ”のま
ま変わらないので、第２のシフトレジスタ３に取
り込まれているセツトデータ（０）をデータレジ
スタ１６には取り込まない。
フトレジスタ２にCLOCK信号の立上りで取り込
まれた次のCLOCK信号の立下りで、第３図の２
進カウンタ７の出力Msが第１１図に示すように
“Ｌ”から“Ｈ”に変わり、第３図のモード切換
用Ｆ／Ｆ回路９にモードデータを取り込み、Ｑ１
を第１１図に示すように“Ｌ”から“Ｈ”にし、
アドレスセツト用ANDゲート回路１２をブロツ
クすると共に、データセツト用ANDゲート回路
１５のブロツクを解除する。そしてDATA−IN
信号には引続きデータ（０）のMSBからのデー
タが転送され、データ（０）をすべて取り込んだ
時、第３図のｍ進カウンタ８出力Tpおよびチエ
ツクビツト判定回路１１の出力Cbは第１１図に
示すように共に“Ｈ”になるが、第３図のＵ／Ｄ
カウンタ５に取り込まれたデータ（０）のアドレ
スデータ（０）とアドレスレジスタ１３に取り込
まれているためアドレスデータ（ｎ−１）は一致
しないため、アドレス比較回路１４の出力C0は
第１１図に示すように“Ｌ”のまま変化しないの
で、第７図のデータセツト用ANDゲート回路１
５の出力Dsは第１１図に示すように“Ｌ”のま
ま変わらないので、第２のシフトレジスタ３に取
り込まれているセツトデータ（０）をデータレジ
スタ１６には取り込まない。
同様に、データ(1)からデータ（ｎ−２）までは
アドレスが一致しないためデータレジスタ６の内
容は変化しない。
アドレスが一致しないためデータレジスタ６の内
容は変化しない。
そして、データ（ｎ−１）を取り込んだ時、第
３図のＵ／Ｄカウンタ５に取り込まれたアドレス
データ（ｎ−１）とアドレスレジスタ１３に取り
込まれているデータが一致し、アドレス比較回路
１４の出力C0は第１３図に示すように“Ｌ”か
ら“Ｈ”になり、第２のシフトレジスタ１３に取
り込まれているデータ（ｎ−１）のセツトデータ
（ｎ−１）をデータレジスタ１６に取り込む、と
同時にｍ進カウンタ８を次のCLOCK信号の立下
りでストツプし、アドレス設定時と同様にスター
トデータが入力されるまでｍ進カウンタ８は動作
せず、データセツト用ANDゲート回路１５をブ
ロツクするので、データレジスタ１６の内容は変
化しない。
３図のＵ／Ｄカウンタ５に取り込まれたアドレス
データ（ｎ−１）とアドレスレジスタ１３に取り
込まれているデータが一致し、アドレス比較回路
１４の出力C0は第１３図に示すように“Ｌ”か
ら“Ｈ”になり、第２のシフトレジスタ１３に取
り込まれているデータ（ｎ−１）のセツトデータ
（ｎ−１）をデータレジスタ１６に取り込む、と
同時にｍ進カウンタ８を次のCLOCK信号の立下
りでストツプし、アドレス設定時と同様にスター
トデータが入力されるまでｍ進カウンタ８は動作
せず、データセツト用ANDゲート回路１５をブ
ロツクするので、データレジスタ１６の内容は変
化しない。
以上の原理に基くこの発明によるデータ設定装
置を用いることにより、設定するアドレス数がい
くら増加しても、制御回路１との信号線数は増加
せず、またケーブル・コネクタおよびコネクタ取
付位置も増加せず、作業性および信頼性も向上
し、多層基板を用いた場合も基板層の増加は不用
となる。
置を用いることにより、設定するアドレス数がい
くら増加しても、制御回路１との信号線数は増加
せず、またケーブル・コネクタおよびコネクタ取
付位置も増加せず、作業性および信頼性も向上
し、多層基板を用いた場合も基板層の増加は不用
となる。
第１図は従来のデータ設定装置の回路構成を示
す図、第２図はこの発明によるデータ設定装置の
回路構成を示す図、第３図は第２図のデータ設定
回路の回路構成を示す図、第４図は第２図の
DATA−IN信号の時間ｔにおけるデータ転送の
タイミングチヤートを示す図、第５図はDATA
−IN信号に入力されるデータのフオーマツトを
示す図、第６図、第７図はデータ設定回路（ｎ−
１）におけるアドレス設定開始時のタイミングチ
ヤートを示す図、第８図、第９図はデータ設定回
路（ｎ−１）におけるアドレス設定終了時のタイ
ミングチヤートを示す図、第１０図、第１１図は
データ設定回路（ｎ−１）におけるデータ設定開
始時のタイミングチヤートを示す図、第１２図、
第１３図はデータ設定回路（ｎ−１）におけるデ
ータ設定終了時のタイミングチヤートを示す図で
ある。 図中、１は制御回路、A0〜Ao-1はレジスタ、
B0〜Bo-1はデータ設定回路、２，３はシフトレ
ジスタ、４はデータシフトレジスタ、５はＵ／Ｄ
カウンタ、６はスタート検出用NAND回路、７
は２進カウンタ、８はｍ進カウンタ、９はモード
切換用フリツプフロツプ回路、１０はセツト終了
用フリツプフロツプ回路、１１はチエツクビツト
判定回路、１２はアドレスセツト用AND回路、
１３はアドレスレジスタ、１４はアドレス比較回
路、１５はデータセツト用AND回路、１６はデ
ータレジスタである。なお、図中同一あるいは相
当部分には同一符号を付して示してある。
す図、第２図はこの発明によるデータ設定装置の
回路構成を示す図、第３図は第２図のデータ設定
回路の回路構成を示す図、第４図は第２図の
DATA−IN信号の時間ｔにおけるデータ転送の
タイミングチヤートを示す図、第５図はDATA
−IN信号に入力されるデータのフオーマツトを
示す図、第６図、第７図はデータ設定回路（ｎ−
１）におけるアドレス設定開始時のタイミングチ
ヤートを示す図、第８図、第９図はデータ設定回
路（ｎ−１）におけるアドレス設定終了時のタイ
ミングチヤートを示す図、第１０図、第１１図は
データ設定回路（ｎ−１）におけるデータ設定開
始時のタイミングチヤートを示す図、第１２図、
第１３図はデータ設定回路（ｎ−１）におけるデ
ータ設定終了時のタイミングチヤートを示す図で
ある。 図中、１は制御回路、A0〜Ao-1はレジスタ、
B0〜Bo-1はデータ設定回路、２，３はシフトレ
ジスタ、４はデータシフトレジスタ、５はＵ／Ｄ
カウンタ、６はスタート検出用NAND回路、７
は２進カウンタ、８はｍ進カウンタ、９はモード
切換用フリツプフロツプ回路、１０はセツト終了
用フリツプフロツプ回路、１１はチエツクビツト
判定回路、１２はアドレスセツト用AND回路、
１３はアドレスレジスタ、１４はアドレス比較回
路、１５はデータセツト用AND回路、１６はデ
ータレジスタである。なお、図中同一あるいは相
当部分には同一符号を付して示してある。
Claims (1)
- １ 同一の回路構成をもつＮ個の回路を直列に接
続したデータ設定装置において、データの始めを
示すスタートデータ、データの種類を設定するモ
ードデータ、Ｎ個の回路にアドレスを設定するア
ドレスデータ、および各回路に与える設定データ
とから構成された転送データを同一の転送線路を
用いて導入し、転送データの中のスタートデータ
を転送後、モードデータを転送し、次に転送され
るデータがアドレスデータか設定データかを判定
する手段と、この手段によりアドレスデータと判
定された場合には、一方を設定アドレス０〜Ｎ−
１、他方のアドレスをＮとした１対のデータとし
て構成し、１回路通過する毎の他方のアドレスデ
ータＮを１づつ減算させ、双方のアドレスが一致
した時点でアドレスを記憶する手段と、設定デー
タをアドレス０〜Ｎ−１と所望の設定データとを
対として転送し、上記記憶しているアドレスと一
致した時点で各回路に所望の設定データを設定す
る手段とを具備したことを特徴とするデータ設定
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59004426A JPS60150283A (ja) | 1984-01-13 | 1984-01-13 | デ−タ設定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59004426A JPS60150283A (ja) | 1984-01-13 | 1984-01-13 | デ−タ設定装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60150283A JPS60150283A (ja) | 1985-08-07 |
| JPH0121560B2 true JPH0121560B2 (ja) | 1989-04-21 |
Family
ID=11583924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59004426A Granted JPS60150283A (ja) | 1984-01-13 | 1984-01-13 | デ−タ設定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60150283A (ja) |
-
1984
- 1984-01-13 JP JP59004426A patent/JPS60150283A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60150283A (ja) | 1985-08-07 |
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