JPH0257382B2 - - Google Patents
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- JPH0257382B2 JPH0257382B2 JP59092091A JP9209184A JPH0257382B2 JP H0257382 B2 JPH0257382 B2 JP H0257382B2 JP 59092091 A JP59092091 A JP 59092091A JP 9209184 A JP9209184 A JP 9209184A JP H0257382 B2 JPH0257382 B2 JP H0257382B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/42—Loop networks
- H04L12/437—Ring fault isolation or reconfiguration
Landscapes
- Small-Scale Networks (AREA)
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Debugging And Monitoring (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、同一回路構成の複数個の回路を直
列接続にし、シリアルに転送されてくるデータか
ら個々の回路に対応したアドレス及びデータを設
定し、その設定されたアドレス及びデータが所望
の値に設定されたか否かを判定するためのモニタ
機能を有する装置に関するものである。
列接続にし、シリアルに転送されてくるデータか
ら個々の回路に対応したアドレス及びデータを設
定し、その設定されたアドレス及びデータが所望
の値に設定されたか否かを判定するためのモニタ
機能を有する装置に関するものである。
従来のデータ転送方式の機能はアドレス及びデ
ータ設定の機能しかなく、その動作を以下に述べ
る。
ータ設定の機能しかなく、その動作を以下に述べ
る。
第１図は複数個の回路へのデータ転送方式の回
路構成図で、１は制御回路、１ａは故障検出回
路、A0〜Ao-1はデータ転送回路である。
路構成図で、１は制御回路、１ａは故障検出回
路、A0〜Ao-1はデータ転送回路である。
第２図は、従来のデータ転送回路の一実施例
で、２はシフトレジスタ、３はデータシフトレジ
スタ、４はアツプダウンカウンタ（以後Ｕ／Ｄカ
ウンタと略す）、５はスタート検出用ゲート回路、
６は３進カウンタ、７はｍ進カウンタ、８はモー
ドレジスタ、９はモードセレクタ、１０はセツト
終了用Ｆ／Ｆ回路、１１はチエツクビツト判定回
路、１２はアドレスセツト用ゲート回路、１３は
アドレスレジスタ、１４はアドレス比較回路、１
５はデータセツト用ゲート回路、１６はデータレ
ジスタである。
で、２はシフトレジスタ、３はデータシフトレジ
スタ、４はアツプダウンカウンタ（以後Ｕ／Ｄカ
ウンタと略す）、５はスタート検出用ゲート回路、
６は３進カウンタ、７はｍ進カウンタ、８はモー
ドレジスタ、９はモードセレクタ、１０はセツト
終了用Ｆ／Ｆ回路、１１はチエツクビツト判定回
路、１２はアドレスセツト用ゲート回路、１３は
アドレスレジスタ、１４はアドレス比較回路、１
５はデータセツト用ゲート回路、１６はデータレ
ジスタである。
第３図は第１図１の制御回路からのデータ転送
のタイミングチヤートを、第４図はスタートデー
タ、モードデータ、アドレス設定時のデータ
（０）〜データ（ｎ−１）及びデータ設定時のデ
ータ（０）〜データ（ｎ−１）のデータフオーマ
ツトを、第５図・第６図はアドレス（ｎ−１）に
おけるアドレス設定開始時のタイミングチヤート
を、第７図・第８図はアドレス（ｎ−１）におけ
るアドレス設定時のタイミングチヤートを示す。
のタイミングチヤートを、第４図はスタートデー
タ、モードデータ、アドレス設定時のデータ
（０）〜データ（ｎ−１）及びデータ設定時のデ
ータ（０）〜データ（ｎ−１）のデータフオーマ
ツトを、第５図・第６図はアドレス（ｎ−１）に
おけるアドレス設定開始時のタイミングチヤート
を、第７図・第８図はアドレス（ｎ−１）におけ
るアドレス設定時のタイミングチヤートを示す。
始めに、アドレス設定開始時の第１図Ao-1の
データ転送回路における第３図のt(2)までの動作
を第６図を用いて説明する。ただし、第６図の
DATA−IN信号及びDAHA−OUT信号のデー
タの区切は第５図を参照する。
データ転送回路における第３図のt(2)までの動作
を第６図を用いて説明する。ただし、第６図の
DATA−IN信号及びDAHA−OUT信号のデー
タの区切は第５図を参照する。
第３図のスタートデータ、つまり第６図の
DATA−IN信号のスタートデータ部分は、
CLOCK信号の立上りに同期して第４図のスター
トデータのMSBより１ビツトづつ第２図のシフ
トレジスタ２からデータシフトレジスタ３にシフ
トしながら取込んでゆき、スタートデータがすべ
て取り込まれた時にスタート検出用ゲート回路５
の出力Stが第６図に示すように“Ｈ”から“Ｌ”
に変化し、第２図の３進カウンタ６及びセツト終
了用Ｆ／Ｆ回路１０をリセツトする。この時
DATA−OUT信号には、第６図に示すようにス
タートデータのMSBが出力され、このDATA−
OUT信号は第１図に示す次のデータ転送回路
Ao-2のDATA−IN信号となる。また、このリセ
ツト状態はシフトレジスタ２に第４図Ｂのモード
データのMSBを取り込み、第２図のスタート検
出用ゲート回路５の出力Stが第６図に示すように
“Ｌ”から“Ｈ”になるまで続き、“Ｈ”になつた
後のCLOCK信号の立上りから、第２図の３進カ
ウンタ６はカウントを開始し、３カウント後に３
進カウンタ６の出力MSは第６図に示すように
“Ｌ”から“Ｈ”に変わり、第３図のt(0)に示すよ
うにモードデータを第２図のモードレジスタ８に
取込み、モードセレクタ９の出力ADは第６図に
示すように“Ｌ”から“Ｈ”になる。と同時に第
２図のｍ進カウンタ７をリセツトする。このリセ
ツト状態は、第６図のMSに示すように次のクロ
ツクの立下りで“Ｈ”から“Ｌ”になつた時に解
除され、次のCLOCK信号の立下りからｍ進カウ
ンタ７のカウントを開始し、３進カウンタ６は停
止する。また、この時DATA−IN信号からは第
４図Ｃに示すようなアドレス判定データ（ｎ）、
アドレスデータ（０）及びチエツクビツトが１組
となつたアドレス設定データ（０）がMSBより
入力され、このデータＯが第２図のシフトレジス
タ２及びＵ／Ｄカウンタ４に取り込まれた時、チ
エツクビツト判定回路１１の出力Cbは第６図に
示すように“Ｌ”から“Ｈ”になる。
DATA−IN信号のスタートデータ部分は、
CLOCK信号の立上りに同期して第４図のスター
トデータのMSBより１ビツトづつ第２図のシフ
トレジスタ２からデータシフトレジスタ３にシフ
トしながら取込んでゆき、スタートデータがすべ
て取り込まれた時にスタート検出用ゲート回路５
の出力Stが第６図に示すように“Ｈ”から“Ｌ”
に変化し、第２図の３進カウンタ６及びセツト終
了用Ｆ／Ｆ回路１０をリセツトする。この時
DATA−OUT信号には、第６図に示すようにス
タートデータのMSBが出力され、このDATA−
OUT信号は第１図に示す次のデータ転送回路
Ao-2のDATA−IN信号となる。また、このリセ
ツト状態はシフトレジスタ２に第４図Ｂのモード
データのMSBを取り込み、第２図のスタート検
出用ゲート回路５の出力Stが第６図に示すように
“Ｌ”から“Ｈ”になるまで続き、“Ｈ”になつた
後のCLOCK信号の立上りから、第２図の３進カ
ウンタ６はカウントを開始し、３カウント後に３
進カウンタ６の出力MSは第６図に示すように
“Ｌ”から“Ｈ”に変わり、第３図のt(0)に示すよ
うにモードデータを第２図のモードレジスタ８に
取込み、モードセレクタ９の出力ADは第６図に
示すように“Ｌ”から“Ｈ”になる。と同時に第
２図のｍ進カウンタ７をリセツトする。このリセ
ツト状態は、第６図のMSに示すように次のクロ
ツクの立下りで“Ｈ”から“Ｌ”になつた時に解
除され、次のCLOCK信号の立下りからｍ進カウ
ンタ７のカウントを開始し、３進カウンタ６は停
止する。また、この時DATA−IN信号からは第
４図Ｃに示すようなアドレス判定データ（ｎ）、
アドレスデータ（０）及びチエツクビツトが１組
となつたアドレス設定データ（０）がMSBより
入力され、このデータＯが第２図のシフトレジス
タ２及びＵ／Ｄカウンタ４に取り込まれた時、チ
エツクビツト判定回路１１の出力Cbは第６図に
示すように“Ｌ”から“Ｈ”になる。
そして、データ（０）のLSBを取り込んだ
CLOCK信号の立上りの次の立下りで第２図のｍ
進カウンタ７のTpが“Ｌ”から“Ｈ”に変わり、
アドレスセツト用ゲート回路１２の出力ASが第
６図に示すように“Ｌ”から“Ｈ”になる。この
ASの立上りで、第２図のシフトレジスタ２に入
つているアドレスデータＯをアドレスレジスタ１
３に取り込むと同時にＵ／Ｄカウンタ４のカウン
トダウンクロツクとして用い、アドレス判定デー
タ（ｎ）を（ｎ−１）にする。そして、第７図の
SAに示すアドレスレジスタ１３に取り込まれた
アドレスデータ（０）と第２図のＵ／Ｄカウンタ
４の出力CAをアドレス比較回路１４で比較する。
この時、両者は一致しないのでアドレス比較回路
１４の出力COは第６図に示すように“Ｌ”のま
ま変化せず、第２図のセツト終了用Ｆ／Ｆ回路１
０の出力Ｑも第６図に示すように“Ｌ”レベルの
まま変化しない。
CLOCK信号の立上りの次の立下りで第２図のｍ
進カウンタ７のTpが“Ｌ”から“Ｈ”に変わり、
アドレスセツト用ゲート回路１２の出力ASが第
６図に示すように“Ｌ”から“Ｈ”になる。この
ASの立上りで、第２図のシフトレジスタ２に入
つているアドレスデータＯをアドレスレジスタ１
３に取り込むと同時にＵ／Ｄカウンタ４のカウン
トダウンクロツクとして用い、アドレス判定デー
タ（ｎ）を（ｎ−１）にする。そして、第７図の
SAに示すアドレスレジスタ１３に取り込まれた
アドレスデータ（０）と第２図のＵ／Ｄカウンタ
４の出力CAをアドレス比較回路１４で比較する。
この時、両者は一致しないのでアドレス比較回路
１４の出力COは第６図に示すように“Ｌ”のま
ま変化せず、第２図のセツト終了用Ｆ／Ｆ回路１
０の出力Ｑも第６図に示すように“Ｌ”レベルの
まま変化しない。
次に第６図のDATA−IN信号のデータ１を
MSBより１ビツトづつ第２図のシフトレジスタ
２に取り込むと同時に、今まで取込んでいたデー
タ（０）を第５図のDATA−OUT信号に示すよ
うにMSBより１ビツトづつ出力する。ただし、
入力時のアドレス判定データ（ｎ）は、１カウン
トダウンされたアドレス判定データ（ｎ−１）と
して出力される。
MSBより１ビツトづつ第２図のシフトレジスタ
２に取り込むと同時に、今まで取込んでいたデー
タ（０）を第５図のDATA−OUT信号に示すよ
うにMSBより１ビツトづつ出力する。ただし、
入力時のアドレス判定データ（ｎ）は、１カウン
トダウンされたアドレス判定データ（ｎ−１）と
して出力される。
以上の動作を第３図のｔ（ｎ）まで繰り返し、
第７図のDATA−IN信号のデータ（ｎ−１）が
CLOCK信号の立上りでシフトレジスタ２及び
Ｕ／Ｄカウンタ４に取り込まれた次のCLOCK信
号の立下りで、第２図のアドレスセツト用ゲート
回路１２の出力ASは、第８図に示すように“Ｌ”
から“Ｈ”に変わり、その立上りで第２図のシフ
トレジスタ２に入つているアドレスデータ（ｎ−
１）をアドレスレジスタ１３に取り込むと同時
に、Ｕ／Ｄカウンタ４のアドレス判定データ
（ｎ）を（ｎ−１）にし、この両者をアドレス比
較回路１４で比較する。この時両者は一致するの
で、アドレス比較回路１４の出力COは第８図に
示すように“Ｌ”から“Ｈ”に変わり、第２図の
セツト終了用Ｆ／Ｆ回路１０の出力Ｑは、第８図
に示すように“Ｌ”から“Ｈ”に変わり、第２図
のｍ進カウンタ７は次のCLOCKの立下りでスト
ツプし、以後スタートデータが入力され、セツト
終了用Ｆ／Ｆ回路１０の出力Ｑが“Ｈ”から
“Ｌ”に変わるまで動作しないので、アドレスセ
ツト用ゲート回路１２の出力ASは変化せず、ア
ドレスレジスタ１３に所望のアドレスデータ（ｎ
−１）が設定される。
第７図のDATA−IN信号のデータ（ｎ−１）が
CLOCK信号の立上りでシフトレジスタ２及び
Ｕ／Ｄカウンタ４に取り込まれた次のCLOCK信
号の立下りで、第２図のアドレスセツト用ゲート
回路１２の出力ASは、第８図に示すように“Ｌ”
から“Ｈ”に変わり、その立上りで第２図のシフ
トレジスタ２に入つているアドレスデータ（ｎ−
１）をアドレスレジスタ１３に取り込むと同時
に、Ｕ／Ｄカウンタ４のアドレス判定データ
（ｎ）を（ｎ−１）にし、この両者をアドレス比
較回路１４で比較する。この時両者は一致するの
で、アドレス比較回路１４の出力COは第８図に
示すように“Ｌ”から“Ｈ”に変わり、第２図の
セツト終了用Ｆ／Ｆ回路１０の出力Ｑは、第８図
に示すように“Ｌ”から“Ｈ”に変わり、第２図
のｍ進カウンタ７は次のCLOCKの立下りでスト
ツプし、以後スタートデータが入力され、セツト
終了用Ｆ／Ｆ回路１０の出力Ｑが“Ｈ”から
“Ｌ”に変わるまで動作しないので、アドレスセ
ツト用ゲート回路１２の出力ASは変化せず、ア
ドレスレジスタ１３に所望のアドレスデータ（ｎ
−１）が設定される。
次にデータの設定であるが、データの設定はア
ドレス時と比較して、第１図のDATA−IN信号
では、モードデータの内容が第４図Ｂに示すよう
に“000”から“001”に、データ（０）〜データ
（ｎ−１）の内容が第４図のＣからＤに変わり、
動作的には、モードデータが変わることにより第
２図のモードセレクタ９出力ADが“Ｈ”から
“Ｌ”になり、アドレスセツト用ゲート回路１２
をブロツクし、代わりにDTが“Ｌ”から“Ｈ”
になりデータセツト用ゲート回路１５をオープン
にし、アドレスレジスタ１３のデータと第４図Ｄ
のアドレスデータを比較回路１４で比較し、一致
したらデータセツト用ゲート回路１５の出力DS
が“Ｌ”から“Ｈ”になり、データレジスタ１６
に第４図Ｄのセツトデータが取り込まれるという
違いがあるだけでは他はアドレス設定時と等しい
ので省略する。
ドレス時と比較して、第１図のDATA−IN信号
では、モードデータの内容が第４図Ｂに示すよう
に“000”から“001”に、データ（０）〜データ
（ｎ−１）の内容が第４図のＣからＤに変わり、
動作的には、モードデータが変わることにより第
２図のモードセレクタ９出力ADが“Ｈ”から
“Ｌ”になり、アドレスセツト用ゲート回路１２
をブロツクし、代わりにDTが“Ｌ”から“Ｈ”
になりデータセツト用ゲート回路１５をオープン
にし、アドレスレジスタ１３のデータと第４図Ｄ
のアドレスデータを比較回路１４で比較し、一致
したらデータセツト用ゲート回路１５の出力DS
が“Ｌ”から“Ｈ”になり、データレジスタ１６
に第４図Ｄのセツトデータが取り込まれるという
違いがあるだけでは他はアドレス設定時と等しい
ので省略する。
以上が従来までのデータ転送方式の有する機能
で、単にデータ転送回路のアドレス及びデータを
設定するだけの機能しか有していないため、第１
図のDATA−OUT信号が正常でも、第２図のア
ドレスレジスタ１３やデータレジスタ１６等が故
障し、第４図Ｄのセツトデータを正常に入力して
いない様な場合、複数個のデータ転送回路のどれ
が異常で、その回路のどの部品が故障しているの
かを発見するのが非常に困難である。
で、単にデータ転送回路のアドレス及びデータを
設定するだけの機能しか有していないため、第１
図のDATA−OUT信号が正常でも、第２図のア
ドレスレジスタ１３やデータレジスタ１６等が故
障し、第４図Ｄのセツトデータを正常に入力して
いない様な場合、複数個のデータ転送回路のどれ
が異常で、その回路のどの部品が故障しているの
かを発見するのが非常に困難である。
〔発明の概要〕
そこで本発明は、信号線数を増やすことなくこ
のような欠点を改善し、各データ転送回路のアド
レス及びセツトデータをモニタすることにより、
故障の早期発見及び故障箇所の検出を行えるよう
にした回路である。
のような欠点を改善し、各データ転送回路のアド
レス及びセツトデータをモニタすることにより、
故障の早期発見及び故障箇所の検出を行えるよう
にした回路である。
第９図は、この発明によるデータ転送回路の一
実施例で、２のシフトレジスタから１６のデータ
レジスタは従来と同じで、１７はバイトセレクト
用ゲート回路、１８はバイトセレクタ、１９はク
ロツク制御回路、２０はクロツク制御用ゲート回
路である。第１０図はスタートデータ、モードデ
ータ、アドレス設定時、データ設定時・バイトア
ドレス設定時・バイトデータ設定時のデータ
（０）〜データ（ｎ−１）のデータフオーマツト
を、第１１図、第１２図はアドレス（ｎ−１）に
おけるバイトデータ設定開始時のタイミングチヤ
ートを、第１３図・第１４図はアドレス（ｎ−
１）におけるバイトデータ設定時のタイミングチ
ヤートを示す。
実施例で、２のシフトレジスタから１６のデータ
レジスタは従来と同じで、１７はバイトセレクト
用ゲート回路、１８はバイトセレクタ、１９はク
ロツク制御回路、２０はクロツク制御用ゲート回
路である。第１０図はスタートデータ、モードデ
ータ、アドレス設定時、データ設定時・バイトア
ドレス設定時・バイトデータ設定時のデータ
（０）〜データ（ｎ−１）のデータフオーマツト
を、第１１図、第１２図はアドレス（ｎ−１）に
おけるバイトデータ設定開始時のタイミングチヤ
ートを、第１３図・第１４図はアドレス（ｎ−
１）におけるバイトデータ設定時のタイミングチ
ヤートを示す。
以下、この発明によるデータ転送回路の動作を
説明するが、バイトアドレス設定とバイトデータ
設定の違いは、第９図のモードセレクタ９出力が
BAかADかの違いとバイトセレクタ１８の出力
SDの内容がアドレスレジスタ１３の内容かデー
タレジスタ１６の内容かの違いしかなく、動作的
には同じなので、バイトアドレス設定の動作説明
は省略し、バイトデータ設定の動作のみを説明す
る。
説明するが、バイトアドレス設定とバイトデータ
設定の違いは、第９図のモードセレクタ９出力が
BAかADかの違いとバイトセレクタ１８の出力
SDの内容がアドレスレジスタ１３の内容かデー
タレジスタ１６の内容かの違いしかなく、動作的
には同じなので、バイトアドレス設定の動作説明
は省略し、バイトデータ設定の動作のみを説明す
る。
始めに、第３図のt(2)までの動作を第１２図を
用いて説明する。ただし、第１２図のDATA−
IN信号及びDATA−OUT信号のデータの区切は
第１１図を参照。
用いて説明する。ただし、第１２図のDATA−
IN信号及びDATA−OUT信号のデータの区切は
第１１図を参照。
第１２図のDATA−IN信号のスタートデータ
部分は、CLOCK信号の立上りに同期して、第１
０図のMSBより１ビツトづつ第９図のシフトレ
ジスタ２からデータシフトレジスタ３にシフトし
ながら取り込んでゆき、スタートデータがすべて
取り込まれた時に、スタート検出用ゲート回路５
の出力Stが第１２図に示すように“Ｈ”から
“Ｌ”に変化し、第９図の３進カウンタ６及びセ
ツト終了用Ｆ／Ｆ回路１０を第１０図のMS及び
Ｑに示すようにリセツトする。このリセツト状態
は、シフトレジスタ２に第１０図Ｂのモードデー
タのMSBを取り込み、第９図のスタート検出用
ゲート回路５の出力Stが第１２図に示すように
“Ｌ”から“Ｈ”になるまで続き、“Ｈ”になつた
後のCLOCK信号の立上りから、第９図の３進カ
ウンタ６はカウントを開始し、３カウント後に３
進カウンタ６の出力MSは第１２図に示すように
“Ｌ”から“Ｈ”となりモードデータを第９図の
モードレジスタ８に取り込み、モードセレクタ９
の出力BDは第１２図に示すように“Ｌ”から
“Ｈ”にし、バイトセレクタ１８出力SDをデータ
レジスタ１６の内容に切換、バイトセレクト用ゲ
ート回路１７出力BSを“Ｌ”から“Ｈ”にし、
クロツク制御回路１９を動作状態にする。
部分は、CLOCK信号の立上りに同期して、第１
０図のMSBより１ビツトづつ第９図のシフトレ
ジスタ２からデータシフトレジスタ３にシフトし
ながら取り込んでゆき、スタートデータがすべて
取り込まれた時に、スタート検出用ゲート回路５
の出力Stが第１２図に示すように“Ｈ”から
“Ｌ”に変化し、第９図の３進カウンタ６及びセ
ツト終了用Ｆ／Ｆ回路１０を第１０図のMS及び
Ｑに示すようにリセツトする。このリセツト状態
は、シフトレジスタ２に第１０図Ｂのモードデー
タのMSBを取り込み、第９図のスタート検出用
ゲート回路５の出力Stが第１２図に示すように
“Ｌ”から“Ｈ”になるまで続き、“Ｈ”になつた
後のCLOCK信号の立上りから、第９図の３進カ
ウンタ６はカウントを開始し、３カウント後に３
進カウンタ６の出力MSは第１２図に示すように
“Ｌ”から“Ｈ”となりモードデータを第９図の
モードレジスタ８に取り込み、モードセレクタ９
の出力BDは第１２図に示すように“Ｌ”から
“Ｈ”にし、バイトセレクタ１８出力SDをデータ
レジスタ１６の内容に切換、バイトセレクト用ゲ
ート回路１７出力BSを“Ｌ”から“Ｈ”にし、
クロツク制御回路１９を動作状態にする。
また、この３進カウンタ６の出力MSは第９図
のｍ進カウンタ７をリセツトする。このリセツト
状態は、第１２図のMSに示すように次のクロツ
クの立下りで“Ｈ”から“Ｌ”になつた時に解除
され、次のCLOCK信号の立下りからｍ進カウン
タ７のカウントを開始し、３進カウンタ６は停止
する。また、この時DATA−IN信号からは第１
０図Ｆに示すようなアドレスデータ、バイトデー
タ及びチエツクビツトが１組となつたバイトデー
タ設定のデータ（０）がMSBより入力され、こ
のデータ（０）が第９図のシフトレジスタ２及び
データシフトレジスタ３に取り込まれた時、第４
図Ｆのアドレスデータ、つまり第９図の比較回路
１４の入力CAと、すでにアドレスレジスタ１３
に入力されているアドレスデータSAとは一致し
ないので、比較回路１４の出力COは第１２図に
示すように変化せず、セツト終了用Ｆ／Ｆ回路１
０の出力Ｑも第１２図に示すように“Ｌ”レベル
のまま変化しないので、クロツク制御回路１９も
動作せず、クロツク制御用ゲート回路２１の出力
CCにはそのままCLOCK信号が出力され、次のバ
イトデータ(1)を第９図のシフトレジスタ２にデー
タの取り込みを行う。
のｍ進カウンタ７をリセツトする。このリセツト
状態は、第１２図のMSに示すように次のクロツ
クの立下りで“Ｈ”から“Ｌ”になつた時に解除
され、次のCLOCK信号の立下りからｍ進カウン
タ７のカウントを開始し、３進カウンタ６は停止
する。また、この時DATA−IN信号からは第１
０図Ｆに示すようなアドレスデータ、バイトデー
タ及びチエツクビツトが１組となつたバイトデー
タ設定のデータ（０）がMSBより入力され、こ
のデータ（０）が第９図のシフトレジスタ２及び
データシフトレジスタ３に取り込まれた時、第４
図Ｆのアドレスデータ、つまり第９図の比較回路
１４の入力CAと、すでにアドレスレジスタ１３
に入力されているアドレスデータSAとは一致し
ないので、比較回路１４の出力COは第１２図に
示すように変化せず、セツト終了用Ｆ／Ｆ回路１
０の出力Ｑも第１２図に示すように“Ｌ”レベル
のまま変化しないので、クロツク制御回路１９も
動作せず、クロツク制御用ゲート回路２１の出力
CCにはそのままCLOCK信号が出力され、次のバ
イトデータ(1)を第９図のシフトレジスタ２にデー
タの取り込みを行う。
以上の動作を第３図のｔ（ｎ）まで繰り返し、
第１４図のDATA−IN信号のバイト設定のデー
タ（ｎ−１）がCLOCK信号の立上りで第９図の
シフトレジスタ２及びデータシフトレジスタ３に
取りこまれた時、第４図Ｆのアドレスデータ、つ
まり第９図の比較回路１４の入力CAと、すでに
アドレスレジスタ１３に入力されているアドレス
データSAとは一致するので、比較回路１４の出
力COは、第１４図に示すように“Ｌ”から“Ｈ”
に変化し、Ｆ／Ｆ回路１０の出力Ｑは第１４図に
示すように“Ｌ”から“Ｈ”になり、クロツク制
御回路１９を動作させる。このクロツク制御回路
１９の動作は第１４図SCに示すようにＦ／Ｆ回
路１０の出力Ｑが変化した次のCLOCK信号の立
下りからその次のCLOCK信号の立下りまでの１
クロツクのパルスを出力する。そして、このクロ
ツク制御回路１９の出力SCの変化の間、シフト
レジスタ２はそれまでのデータをシフトする機能
から、パラレルに入力されるバイトセレクタ１８
の出力SDを取り込む機能となり、バイトデータ
設定のデータ（ｎ−１）をシフトレジスタ２及び
データシフトレジスタ３に取り込んだ次のクロツ
クの立上りで、第１０図Ｆのバイトデータに第９
図のバイトセレクタ１８の出力SDを取り込むと
同時にクロツク制御用ゲート回路２０をブロツク
することにより第１４図CCに示すようにCLOCK
信号を１クロツクブロツクすることにより、先の
バイトセレクタ１８の出力SDをシフトレジスタ
２に取り込む間、データシフトレジスタ３に取り
込まれている。アドレスデータがシフトするのを
防止している。
第１４図のDATA−IN信号のバイト設定のデー
タ（ｎ−１）がCLOCK信号の立上りで第９図の
シフトレジスタ２及びデータシフトレジスタ３に
取りこまれた時、第４図Ｆのアドレスデータ、つ
まり第９図の比較回路１４の入力CAと、すでに
アドレスレジスタ１３に入力されているアドレス
データSAとは一致するので、比較回路１４の出
力COは、第１４図に示すように“Ｌ”から“Ｈ”
に変化し、Ｆ／Ｆ回路１０の出力Ｑは第１４図に
示すように“Ｌ”から“Ｈ”になり、クロツク制
御回路１９を動作させる。このクロツク制御回路
１９の動作は第１４図SCに示すようにＦ／Ｆ回
路１０の出力Ｑが変化した次のCLOCK信号の立
下りからその次のCLOCK信号の立下りまでの１
クロツクのパルスを出力する。そして、このクロ
ツク制御回路１９の出力SCの変化の間、シフト
レジスタ２はそれまでのデータをシフトする機能
から、パラレルに入力されるバイトセレクタ１８
の出力SDを取り込む機能となり、バイトデータ
設定のデータ（ｎ−１）をシフトレジスタ２及び
データシフトレジスタ３に取り込んだ次のクロツ
クの立上りで、第１０図Ｆのバイトデータに第９
図のバイトセレクタ１８の出力SDを取り込むと
同時にクロツク制御用ゲート回路２０をブロツク
することにより第１４図CCに示すようにCLOCK
信号を１クロツクブロツクすることにより、先の
バイトセレクタ１８の出力SDをシフトレジスタ
２に取り込む間、データシフトレジスタ３に取り
込まれている。アドレスデータがシフトするのを
防止している。
よつて第１図のデータ転送回路Ａ０〜Ao-1の
各々には、各々に対応した第１０図Ｆのバイトデ
ータ設定のデータ（０）〜データ（ｎ−１）が、
しかも、バイトデータの部分には、各々の第９図
のデータレジスタ１６のデータの内容が取り込ま
れたものが設定されており、それを第１図の
DATA−OUT信号より制御回路１に転送し、故
障検出回路１ａによりデータ転送回路Ａ０〜
Ao-1の各々に、第１０図Ｄに示すセツトデータ
がセツトされているかが確認できる。
各々には、各々に対応した第１０図Ｆのバイトデ
ータ設定のデータ（０）〜データ（ｎ−１）が、
しかも、バイトデータの部分には、各々の第９図
のデータレジスタ１６のデータの内容が取り込ま
れたものが設定されており、それを第１図の
DATA−OUT信号より制御回路１に転送し、故
障検出回路１ａによりデータ転送回路Ａ０〜
Ao-1の各々に、第１０図Ｄに示すセツトデータ
がセツトされているかが確認できる。
以上の原理に基くこの発明によるデータ転送回
路を用いることにより、個々のデータ転送回路に
アドレス及びデータの設定が確実に行われている
か否かの判定ができ、異常の場合も容易にその箇
所を発見することができる他、アドレス数がいく
ら増加しても第１図の制御回路１との信号線数は
増加することがない等、作業性及び信頼性が一段
と向上する。
路を用いることにより、個々のデータ転送回路に
アドレス及びデータの設定が確実に行われている
か否かの判定ができ、異常の場合も容易にその箇
所を発見することができる他、アドレス数がいく
ら増加しても第１図の制御回路１との信号線数は
増加することがない等、作業性及び信頼性が一段
と向上する。
第１図は、データ転送方式の回路構成を示した
図、第２図は、従来のデータ転送回路の回路構成
を示した図、第３図は、第１図のDATA−IN信
号の時間ｔにおけるデータ転送のタイミングチヤ
ートを示した図、第４図はDATA−IN信号に入
力されるデータのフオーマツトを示した図、第５
図・第６図はデータ転送回路Ao-1におけるアド
レス設定時のタイミングチヤートを示した図、第
７図・第８図はデータ転送回路Ao-1におけるデ
ータ設定時のタイミングチヤートを示した図、第
９図は本発明によるデータ転送装置の回路構成を
示した図、第１０図は本発明におけるDATA−
IN信号に入力されるデータのフオーマツトを示
した図、第１１図・第１２図はデータ転送回路
Ao-1におけるバイトデータ設定時のスタート時
のタイミングチヤートを示した図、第１３図・第
１４図はデータ転送回路Ao-1におけるバイトデ
ータ設定時のタイミングチヤートを示した図であ
る。 図中において、１は制御回路、１ａは故障検出
回路、Ａ０〜Ao-1はデータ転送回路、２はシフ
トレジスタ、３はデータシフトレジスタ、４は
Ｕ／Ｄカウンタ、５はスタート検出用ゲート回
路、６は３進カウンタ、７はｍ進カウンタ、８は
モードレジスタ、９はモードセレクタ、１０はセ
ツト終了用Ｆ／Ｆ回路、１１はチエツクビツト判
定回路、１２はアドレスセツト用ゲート回路、１
３はアドレスレジスタ、１４はアドレス比較回
路、１５はデータセツト用ゲート回路、１６はデ
ータレジスタ、１７はバイトセレクト用ゲート回
路、１８はバイトセレクタ、１９はクロツク制御
回路、２０はクロツク制御用ゲート回路である。
なお、図中同一あるいは相当部分には同一符号を
付して示してある。
図、第２図は、従来のデータ転送回路の回路構成
を示した図、第３図は、第１図のDATA−IN信
号の時間ｔにおけるデータ転送のタイミングチヤ
ートを示した図、第４図はDATA−IN信号に入
力されるデータのフオーマツトを示した図、第５
図・第６図はデータ転送回路Ao-1におけるアド
レス設定時のタイミングチヤートを示した図、第
７図・第８図はデータ転送回路Ao-1におけるデ
ータ設定時のタイミングチヤートを示した図、第
９図は本発明によるデータ転送装置の回路構成を
示した図、第１０図は本発明におけるDATA−
IN信号に入力されるデータのフオーマツトを示
した図、第１１図・第１２図はデータ転送回路
Ao-1におけるバイトデータ設定時のスタート時
のタイミングチヤートを示した図、第１３図・第
１４図はデータ転送回路Ao-1におけるバイトデ
ータ設定時のタイミングチヤートを示した図であ
る。 図中において、１は制御回路、１ａは故障検出
回路、Ａ０〜Ao-1はデータ転送回路、２はシフ
トレジスタ、３はデータシフトレジスタ、４は
Ｕ／Ｄカウンタ、５はスタート検出用ゲート回
路、６は３進カウンタ、７はｍ進カウンタ、８は
モードレジスタ、９はモードセレクタ、１０はセ
ツト終了用Ｆ／Ｆ回路、１１はチエツクビツト判
定回路、１２はアドレスセツト用ゲート回路、１
３はアドレスレジスタ、１４はアドレス比較回
路、１５はデータセツト用ゲート回路、１６はデ
ータレジスタ、１７はバイトセレクト用ゲート回
路、１８はバイトセレクタ、１９はクロツク制御
回路、２０はクロツク制御用ゲート回路である。
なお、図中同一あるいは相当部分には同一符号を
付して示してある。
Claims (1)
- １ 同一の回路構成をもつたＮ個の回路を直列に
接続したデータ転送ラインにおいて、転送データ
をデータの始めを示すスタートデータ、データの
種類を設定するモード、Ｎ個の回路にアドレスを
設定するアドレスデータ、及び各回路に与える設
定データとで構成し、最初にスタートデータ、ア
ドレス設定モード、Ｎ個のアドレス設定データの
順に転送を行ない、Ｎ個の回路にアドレスを設定
した後、スタートデータ、データ設定モード、Ｎ
個のデータ設定データの順に転送を行ないＮ個の
回路に内蔵のレジスタに所望のデータの設定を行
ない、その後、スタートデータ、バイトデータ設
定モード、Ｎ個のバイトデータ設定データの順に
転送し、Ｎ個の回路のレジスタにデータ設定モー
ドで設定されていたデータを同時に転送ラインに
のせ転送し、このデータを外部に付加した制御回
路によりデータ設定モードで送出したデータと、
バイトデータ設定モードで読み込まれたデータを
比較し、一致をみることで回路および転送ライン
の異常の確認を行なえるようにしたことを特徴と
するデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59092091A JPS60236341A (ja) | 1984-05-09 | 1984-05-09 | デ−タ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59092091A JPS60236341A (ja) | 1984-05-09 | 1984-05-09 | デ−タ転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60236341A JPS60236341A (ja) | 1985-11-25 |
| JPH0257382B2 true JPH0257382B2 (ja) | 1990-12-04 |
Family
ID=14044767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59092091A Granted JPS60236341A (ja) | 1984-05-09 | 1984-05-09 | デ−タ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60236341A (ja) |
-
1984
- 1984-05-09 JP JP59092091A patent/JPS60236341A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60236341A (ja) | 1985-11-25 |
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