JPH0526352B2 - - Google Patents

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JPH0526352B2
JPH0526352B2 JP55093347A JP9334780A JPH0526352B2 JP H0526352 B2 JPH0526352 B2 JP H0526352B2 JP 55093347 A JP55093347 A JP 55093347A JP 9334780 A JP9334780 A JP 9334780A JP H0526352 B2 JPH0526352 B2 JP H0526352B2
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  • Electrodes Of Semiconductors (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電界効果トランジスタの製造方法に関
し、特に、電力増幅用およびスイツチ用の半導体
素子として使用されるDMOSバーチカル動作型
絶縁ゲート電界効果トランジスタの製造方法に関
する。
〔従来の技術〕
従来、電界効果トランジスタは、超小形の集積
回路構成素子として使用されてきた。このような
集積回路は、相互間で電気的に絶縁された、規則
的に配置された回路素子で構成され、一般に要求
されるように計算速度が速くて消費電力を小さく
できる電気特性を有していた。しかしながら、電
界効果トランジスタは、短い遮断時間、直線性お
よび高い熱安定性を有するため、特に増幅、スイ
ツチング、パワースイツチングおよびパワーコン
トロールの面で、バイポーラトランジスタに対抗
して応用分野が拡大できるものと期待されてい
る。
第１図に示すようなDMOSバーチカル動作型
絶縁ゲートトランジスタは、第１の導電型のシリ
コンウエハ１が第１の面１１および第１の面１１
と互いに対向する第２の面１２を有し、ドレイン
領域１２０が前記第１の導電型でかつその他の部
分よりも大きい導電率でシリコンウエハ１の第２
の面１２付近に形成されてなるものであり、フイ
ンガー状のゲート電極４１が、半導体基材である
シリコンウエハ１上に並列に形成された構造を有
する。ここで、ゲート電極４１は、第１のシリコ
ン酸化物層２によつて、シリコンウエハ１と絶縁
されており、多結晶シリコンにより形成されてい
る。
シリコンウエハ１内には、チヤネル形成ゾーン
６およびソース領域８からなる内部フイツテイン
グゾーンがゲート電極４１間に形成されている。
また、たとえば、シリコンウエハ１はＮ導電型を
有し、チヤネル形成ゾーン６はＰ型に拡散されて
おり、ソース領域８はN+にドーピングされてい
る。
シリコンウエハ１は、シリコンウエハ１内部に
形成されたN+導電型のドレイン領域１２０と、
シリコンウエハ１上に形成された、各ソース領域
８を接続する金属被膜９とを有する。ここで、金
属被膜９は、ゲート電極４１を構成する多結晶シ
リコンが熱成長されることにより形成された第２
のシリコン酸化物層５によつて、ゲート電極４１
と電気的に絶縁されている。
〔発明が解決しようとする課題〕
しかしながら、上述したDMOSバーチカル動
作型絶縁ゲートトランジスタは、以下に示す理由
により、素子面積当たりのコンダクタンスが、ゲ
ート電極４１に対するソースコンタクト部の位置
付けトレランス（位置マージン）ａにより制限さ
れるという欠点がある。
第１図に示すように、各ゲート電極４１は図示
切断面に垂直に形成される。各ゲート電極４１の
切断面に対して垂直方向の寸法が一定であるとす
ると、素子の単位面積当たりのコンダクタンスは
ゲート電極４１のピツチｐに反比例する。ここ
で、各ゲート電極４１の図示横方向の寸法をＧ、
ソースコンタクト部の図示横方向の寸法をＳ、ゲ
ート電極４１に対するソースコンタクト部の位置
付けトレランスをａとすると、ゲート電極４１の
ピツチｐはｐ＝Ｇ＋Ｓ＋2aとなる。したがつて、
素子の単位面積当たりのコンダクタンスを大きく
するためには、ゲート電極４１のピツチｐを小さ
くする必要があるが、各ゲート電極４１の図示横
方向の寸法Ｇおよびソースコンタクト部の図示横
方向の寸法Ｓを小さくすることはできないので、
ソースコンタクト部の位置付けトレランスａを小
さくせざるを得ない。しかし、従来一般に行われ
ている拡散速度を制御することにより、チヤネル
形成ゾーン６およびソース領域８の図示横方向の
寸法を制御する製造方法（たとえば特開昭54−
5674号公報）では、拡散速度の制御の精度を考慮
すると、ソースコンタクト部の位置付けトランス
ａを最小限に抑えることは非常に困難である。
本発明の目的は、DMOSバーチカル動作型絶
縁ゲートトランジスタにおけるゲート電極に対す
るソースコンタクト部の位置付けトレランスを最
小限に抑えることができる電界効果トランジスタ
の製造方法を提供することにある。
〔課題を解決するための手段〕
本発明の電界効果トランジスタの製造方法は、
第１の導電型のシリコンウエハが第１の面および
該第１の面と互いに対向する第２の面を有し、ド
レイン領域が前記第１の導電型でかつその他の部
分よりも大きい導電率で前記シリコンウエハの前
記第２の面付近に形成されてなるDMOSバーチ
カル動作型絶縁ゲート電界効果トランジスタを製
造する、電界効果トランジスタの製造方法におい
て、 前記第１の面上に、所定の厚さの第１のシリコ
ン酸化物層を熱成長により形成する第１の工程
と、 該第１のシリコン酸化物層上に、シリコン窒化
物層を形成する第２の工程と、 該シリコン窒化物層上に、不純物添加された第
１の多結晶シリコン層を堆積したのち、該第１の
多結晶シリコン層を選択的にエツチングして、ゲ
ート電極を形成する第３の工程と、 該ゲート電極をマスク手段として用いて、前記
第１の導電型と逆の第２の導電型のイオン化不純
物を前記第１のシリコン酸化物層および前記シリ
コン窒化物層を通過させて前記シリコンウエハ内
に注入して、該シリコンウエハ中に注入ゾーンを
形成する第４の工程と、 前記シリコンウエハを加熱して、前記ゲート電
極を構成する多結晶シリコンから前記第１のシリ
コン酸化物層の厚さよりも厚さの大きい第２のシ
リコン酸化物層を成長させるとともに、前記シリ
コンウエハ中において前記イオン化不純物を拡散
させて前記第２の導電型のチヤネル形成ゾーンを
形成する第５の工程と、 前記第２のシリコン酸化物層をマスク手段とし
て用いて前記シリコン窒化物層を選択的にエツチ
ングしたのち、前記第１のシリコン酸化物層の厚
さ以上に該第１のシリコン酸化物層および前記第
２のシリコン酸化物層をエツチングして、前記シ
リコンウエハの前記第１の面を露出させる第６の
工程と、 前記第１の導電型に不純物添加された第２の多
結晶シリコン層を前記シリコンウエハ上に堆積す
る第７の工程と、 前記シリコンウエハを加熱して、前記第２の多
結晶シリコン層中の不純物を前記露出された第１
の面から前記シリコンウエハ内へ拡散させて、ソ
ース領域を形成する第８の工程とを含む。
〔作用〕
本発明の電界効果トランジスタの製造方法は、
第４の工程で注入ゾーンをシリコンウエハ中に形
成する際に、ゲート電極をマスク手段として使用
し、かつ、第６の工程でシリコン窒化物層および
第１のシリコン酸化物層をエツチングしてシリコ
ンウエハの第１の面を露出させる際に、第２のシ
リコン酸化物層をマスク手段（すなわち、ゲート
電極を実質的なマスク手段）として使用すること
により、シリコンウエハの第１の面の露出部分が
チヤネル形成ゾーンの外周部よりも確実に内側に
くるようにすることができるため、第８の工程で
ソース領域をチヤネル形成ゾーン中に精度よく形
成することができる。
また、第４の工程で示した注入ゾーンを形成す
るためのイオン化不純物の注入を、イオン化不純
物が第１のシリコン酸化物層およびシリコン窒化
物層を通過できる十分なエネルギーを使つて行う
ことにより、第５の工程において第２のシリコン
酸化物層を成長させる際に、第１のシリコン酸化
物層を成長させる際に、第１のシリコン酸化物層
およびシリコンウエハが酸化されることをシリコ
ン窒化物層によつて防ぐことができる。
さらに、第３の工程から第８の工程までをたつ
た一つのフオトリソグラフイ工程で行うことがで
きる。
〔実施例〕
以下、本発明の実施例を図面を参照して説明す
る。
第２図Ａ〜Ｆは、本発明の電界効果トランジス
タの製造方法の一実施例である、DMOSバーチ
カル動作型絶縁ゲート電界効果トランジスタの各
製造工程を示す図である。
本実施例では、半導体基材として、第１の導電
型であるＮ導電型のシリコンウエハ１を用いた。
シリコンウエハ１は、第１の面１１および第１の
面１１と互いに対向する第２の面１２を有してい
る。第２の面１２付近の領域は、シリコンウエハ
１と同じ第１の導電型でかつその他の部分よりも
大きい導電率（N+導電型）を有しており、トラ
ンジスタのドレイン領域１２０を形成している。
以下、本実施例の各製造工程につき詳しく説明
する。
(1) 第１の工程 第１の工程では、第２図Ａに示すように、第
１のシリコン酸化物層２が、シリコンウエハ１
の第１の面１１上に、熱成長により形成する。
ここで、第１のシリコン酸化物層２は、厚さが
異なる２つの部分からなる。すなわち、シリコ
ンウエハ１の周辺部においては、その厚さが１
ミクロンオーダであり、素子のアクテイブ領域
となるその他の部分においては、その厚さが
0.1ミクロンオーダである。
(2) 第２の工程 第２の工程では、第２図Ｂに示すように、シ
リコン窒化物層３が第１のシリコン酸化物層２
上に形成される。ここで、第１のシリコン酸化
物層２とシリコン窒化物層３との相対的な厚さ
は、ゲート妨害から生じるようなトランジスタ
のスレツシヨルド電圧の変動とメカニカルなス
トレスとを最小限に抑えるように選定される。
一例として、第１のシリコン酸化物層２の厚さ
が100nｍの場合には、シリコン窒化物層３の
厚さは50nｍで十分である。
(3) 第３の工程 第３の工程では、第２図Ｂに示すように、不
純物添加された第１の多結晶シリコン層４がシ
リコン窒化物層３上に堆積されたのち、第１の
多結晶シリコン層４が選択的にエツチングされ
て、第２図Ｃに示すようなゲート電極４１が形
成される。ここで、第１の多結晶シリコン層４
の厚さは、ゲート電極４１を絶縁するための熱
酸化成長を確実に促進させるように、また、単
位面積当たりの抵抗値を小さくしてトランジス
タのスイツチング速度を低下させないように選
定される。ゲート電極４１の形成は、公知のマ
スキング技術とエツチング技術とを用いて第１
の多結晶シリコン層４の一部を選択的に除去す
ることにより行われる。
(4) 第４の工程 第４の工程は本発明に係る製造方法の特徴部
分の一つであり、この工程では、第２図Ｃに示
すように、ゲート電極４１をマスク手段として
用いて、第１の導電型と逆の第２の導電型（Ｐ
導電型）のイオン化不純物（たとえば、ボロ
ン）をシリコンウエハ１内に注入することによ
り、注入ゾーン１１０がシリコンウエハ１中に
形成される。このとき、イオン化不純物の注入
は、イオン化不純物が第１のシリコン酸化物層
２およびシリコン窒化物層３を通過できる十分
なエネルギーを使つて行われる。
(5) 第５の工程 第５の工程は本発明に係る製造方法の特徴部
分の一つであり、この工程では、第２図Ｄに示
すように、シリコンウエハ１を加熱することに
より、第１のシリコン酸化物層２の厚さよりも
厚さの大きい第２のシリコン酸化物層５が、ゲ
ート電極４１を構成する多結晶シリコンから成
長させられるとともに、シリコンウエハ１中に
おいて前記イオン化不純物が拡散させられて、
第２の導電型（Ｐ導電型）のチヤネル形成ゾー
ン６が形成される。なお、ゲート電極４１上に
形成される第２のシリコン酸化物層５が熱成長
するときには、シリコンウエハ１の酸化と第１
のシリコン酸化物層２の酸化とは、シリコン窒
化物層３によつて防止される。
(6) 第６の工程 第６の工程は本発明に係る製造方法の特徴部
分の一つであり、この工程では、第２のシリコ
ン酸化物層５をマスク手段として用いて（すな
わち、ゲート電極４１を実質的なマスク手段と
して用いて）、シリコン窒化物層第１のシリコ
ン酸化物層２の厚さ以上に第１のシリコン酸化
物層２および第２のシリコン酸化物層５をエツ
チングすることにより、シリコンウエハ１の第
１の面１１が露出させられる（第２図Ｅ参照）。
なお、第１のシリコン酸化物層２および第２の
シリコン酸化物層５のエツチング中、シリコン
窒化物層３によつて保護されないゲート電極４
１上の第２のシリコン酸化物層５もエツチング
されてしまう。しかし、除去されねばならない
第１のシリコン酸化物層２のエツチングタイム
を必要最小限に制限することが可能であり、ま
た、除去されるべき第１のシリコン酸化物層２
と残されるべき第２のシリコン酸化物層５と相
対的な厚さを適正に調節することも可能であ
る。
(7) 第７の工程 第７の工程では、第２図Ｅに示すように、第
１の導電型（Ｎ導電型）に不純物添加された第
２の多結晶シリコン層７が、シリコンウエハ１
上に堆積される。このとき、ゲート電極４１が
形成されていないシリコンウエハ１の第１の面
１１は、チヤネル形成ゾーン６との局部接触を
確保するため、樹脂マスク（不図示）がなされ
る。
(8) 第８の工程 第８の工程では、第２図Ｆに示すように、シ
リコンウエハ１を加熱して、第２の多結晶シリ
コン層７中の不純物を前記露出された第１の面
１１からシリコンウエハ１中へ拡散させること
により、ソース領域８が形成される。
以上のように、本実施例のDMOSバーチカル
動作型絶縁ゲート電界効果トランジスタの製造方
法では、ゲート電極４１をマスク手段として用い
て、イオン化不純物をシリコンウエハ１内に注入
して注入ゾーン１００をシリコンウエハ１中に形
成する第１のセルフアライメント技術（第４の工
程）と、ゲート電極４１を実質的なマスク手段と
して用いて、シリコン窒化物層３および第１のシ
リコン酸化物層２をエツチングしてソースコンタ
クト部を形成する第２のセルフアライメント技術
（第６の工程）とを採用することにより、ゲート
電極４１の側面に形成された第２のシリコン酸化
物層５の図示横方向の厚さ分だけ、前記第８の工
程でチヤネル形成ゾーン６中にソース領域８を形
成する際のシリコンウエハ１の露出部分をチヤネ
ル形成ゾーン６の外周部よりも確実に内側にする
ことができるため、ゲート電極４１に対するソー
スコンタクト部の位置付けトレランスを最小限に
抑えることができる。
なお、第２のセルフアライメント技術を行うた
めには、第５の工程において第２のシリコン酸化
物層５を成長させる際にシリコン窒化物層３がシ
リコンウエハ１の第１の面１１全面に存在するこ
とが必要である。そのため、本実施例では、帰還
容量を減少させるために横型MOSトランジスタ
の製造方法で用いられているように（たとえば、
特公昭51−22348号公報）、第１のシリコン酸化物
層２およびシリコン窒化物層３を選択的にエツチ
ングしてシリコンウエハ１を露出させたのちイオ
ン化不純物を注入する代わりに、前記第４の工程
で示した注入ゾーン１１０を形成するためのイオ
ン化不純物の注入を、イオン化不純物が第１のシ
リコン酸化物層２およびシリコン窒化物層３を通
過できる十分なエネルギーを使つて行うこととし
た。その結果、前記第１および第２のセルフアラ
イメント技術を連続して行うことが可能となつ
た。
一実験例では、本実施例の製造方法で製造した
DMOSバーチカル動作型絶縁ゲート電界効果ト
ランジスタでは、従来の光学フオトエツチング技
術により、10ミクロンのピツチｐを得ることがで
きた。また、高電力トランジスタの製造において
は、ソース電極およびゲート電極の二重層の配設
により違つた電極間で容易に内部接続ができ、ま
た、低電圧で動作している素子に対してはゲート
幅を小さくすることができるため、ピツチｐを小
さくすることができるので、適当な光学エツチ処
理を行うことにより、５ミクロンオーダのピツチ
ｐを得ることができる。このような技術により、
係数５による素子面積当たりのコンダクタンスの
利得が得られる素子を提供でき、バイポーラ素子
以上の性能を得ることができる。
第２図Ｂに示した第１の多結晶シリコン層４
は、何ら不都合を生じさせることなく、N+導電
型あるいはP+導電型にドープされる。Ｎ不純物
あるいはＰ不純物の特性に対しては、トランジス
タの動作を確実にするために、そのゲート電圧の
値に対し、対応するフエルミ準位間の相違を考慮
に入れてある。第１の多結晶シリコン層４は、デ
ポジツト中かデポジツト後に不純物がドープされ
る。このデポジツシヨンは600度に近い温度で、
シラン分解により低圧において行うことができ
る。
第２の多結晶シリコン層７を開口する工程より
先に、第２の多結晶シリコン層７と同じ導電型を
有するドープした第３のシリコン酸化物層１０を
デポジツトしてもよい。第２図Ｆに示す第３のシ
リコン酸化物層１０は、リンでドープされてい
る。
また、ソース領域８、チヤネル形成ゾーン６お
よびゲート電極領域に直角にコンタクト部を開口
する前に、第３のシリコン酸化物層１０を高温で
その表面に流着させることにより、その開口部の
エツジの急峻さを緩和させることができる。その
後、これらの領域は、金属被膜９に接続される。
本実施例では、シリコンウエハ１としてＮ導電
型のものを用いたが、Ｐ導電型のものを用いるこ
ともできる。
次に、本発明の電界効果トランジスタの製造方
法により製造したDMOSバーチカル動作型絶縁
ゲート電極効果トランジスタの一構造例につい
て、第３図Ａ〜Ｃを用いて説明する。
このDMOSバーチカル動作型絶縁ゲート電界
効果トランジスタの基材は、ｎ型導電型（第１の
導電型）のシリコンウエハ１であり、このウエハ
１は第１の面１１と第２の面１２とドレイン領域
１２０とから構成されている。ドレイン領域１２
０はシリコンウエハ１よりも高い導電率を有して
いて、その導電型はシリコンウエハ１の導電型と
同じである。
このDMOSバーチカル動作型絶縁ゲート電界
効果トランジスタは、第１の面１１と同一面の少
なくとも２つの内部フイツテイングゾーン（シリ
コンウエハ１と同じ導電型のソース領域８と、シ
リコンウエハ１と逆の導電型のチヤネル形成ゾー
ン６とからなる）を有する。ソース領域８とドレ
イン領域１２０とは、チヤネル形成ゾーン６によ
り分離されている。
シリコンウエハ１の第１の面１１上の各ソース
領域８間には、第２のシリコン酸化物層５で覆わ
れた、不純物添加された多結晶シリコンからなる
ゲート電極４１が形成されている。ゲート電極４
１とシリコンウエハ１の第１の面１１とは、第１
のシリコン酸化物層２とシリコン窒素化物層３と
により分離されており、また、ゲート電極４１は
シリコン窒素化物層３上に直接形成されている。
金属被膜９は、各ソース領域８を電気的に接続
しており、ソース領域８と同じ導電型に不純物添
加された第２の多結晶シリコン層７に接するよう
に形成されている。
第３図Ｂ，Ｃには、単一のリングで、P+導電
型のガードリング３０を示している。しかし、ガ
ードリング３０は、非常に高い電圧で動作する素
子に対しては、複数の同心円状のリングにより構
成される。
ゲート電極４１はフレームを形成しており、Ｅ
形状のチヤネル形成ゾーン６はこのフレームに内
接している。
チヤネル形成ゾーン６は、シリコンウエハ１内
にＰ型拡散を行うことにより形成される。また、
N+導電型にドープされたソース領域８は、ゲー
ト電極４１の端部と図示横方向にアイラインして
おり、各ソース領域８は、第２の多結晶シリコン
層７により互いに接続されている。また、ソース
領域８は、第２の多結晶シリコン層７からの拡散
により形成されたものである。第２の多結晶シリ
コン層７とゲート電極４１とは、ゲート電極４１
を形成する多結晶シリコンの酸化により得られた
第２のシリコン酸化物層５によつて絶縁されてい
る。
なお、第２の多結晶シリコン層７は、チヤネル
形成ゾーン６を覆わないように形成されている。
チヤネル形成ゾーン６は、チヤネルゾーンとの接
触を得るために使用される。チヤネル接続部１３
とソース接続用の金属被膜部９とは互いに絶縁さ
れているが、トランジスタが特にデイスクリート
として使用されるときは、互いに接続される。
ゲート電極４１は、接続部１５を介してシリコ
ンウエハ１に拡散形成された保護ダイオード（不
図示）に接続されるか、あるいは出力端子（不図
示）に接続されるか。なお、保護ダイオードは、
トランジスタのソースチヤネルダイオードととも
に形成され、シリコンウエハ１の周囲に置くこと
ができる。
第３図に示したトランジスタ構造は、同じフレ
ーム内に並列に数個のソースを配設することによ
り高いコンダクタンスを有しうるトランジスタ、
および３個のソースフインガーを含んでいる。ソ
ースフインガーの長さおよびソースの数はチヤネ
ルと素子のゲートに対して許容できる制限抵抗に
よつて決められる。
本発明の製造方法に準じる集積型電界効果トラ
ンジスタを使用する場合には、深い拡散層か、バ
イポーラ集積回路技術に用いられている埋込層の
技術を用いて、シリコンウエハ１の全面または第
１の面１１に、ドレインコンタクト部を設ける。
第３図に示した構造例における深い拡散と埋込層
は、N+導電型である。同様にＮ導電型を有する
各ソース領域８は、たとえば、ヒ素やリンがドー
プされる。この電界効果トランジスタの場合、ソ
ース領域８のコンタクト部は、第２の多結晶シリ
コン層７を使つて設けられる。ソース領域８とコ
ンタクト部の金属被覆９と間に介在する第２の多
結晶シリコン層７により、ソース領域８中のシリ
コンがソース領域８からコンタクト部の金属被覆
９に移動すること（マイグレーシヨン）を防いで
いる。これにより、コンタクト部は高電力操作に
適合できるのである。この電界効果トランジスタ
は、パツシベーシヨン膜によつて保護され、外部
回路に接続するための金属突起を形成して完成さ
れる。
〔発明の効果〕
以上説明したように、本発明は次のような効果
がある。
第４の工程で注入ゾーンをシリコンウエハ中に
形成する際に、ゲート電極をマスク手段として使
用して、イオン化不純物が第１のシリコン酸化物
層およびシリコン窒化物層を通過できる十分なエ
ネルギーを使つて行い、かつ、第６の工程でシリ
コン窒化物層および第１のシリコン酸化物層をエ
ツチングしてシリコンウエハの第１の面を露出さ
せる際に、ゲート電極を実質的なマスク手段とし
て使用することにより、第８の工程でソース領域
をチヤネル形成ゾーン中に精度よく形成すること
ができるため、DMOSバーチカル動作型絶縁ゲ
ートトランジスタにおけるゲート電極に対するソ
ースコンタクト部の位置付けトレランスを最小限
に抑えることができるとともに、第３の工程から
第８の工程までをたつた一つのフオトリソグラフ
イ工程で行うことができる。
【図面の簡単な説明】
第１図は従来のDMOSバーチカル動作型絶縁
ゲートトランジスタの構造を示す図、第２図Ａ〜
Ｆは本発明の電界効果トランジスタの製造方法の
一実施例であるDMOSバーチカル動作型絶縁ゲ
ート電界効果トランジスタの各製造工程を示す
図、第３図Ａは本発明の電界効果トランジスタの
製造方法により製造したDMOSバーチカル動作
型絶縁ゲート電界効果トランジスタの一構造を示
す図、第３図Ｂは第３図ＡのCD線に沿う断面図、
第３図Ｃは第３図ＡのAB線に沿う断面図であ
る。 １……シリコンウエハ、２……第１のシリコン
酸化物層、３……シリコン窒化物層、４……第１
の多結晶シリコン層、５……第２のシリコン酸化
物層、６……チヤネル形成ゾーン、７……第２の
多結晶シリコン層、８……ソース領域、９……金
属被覆、１１……第１の面、１２……第２の面、
１３……チヤネル接続部、１５……ダイオード接
続部、３０……ガードリング、４１……ゲート電
極、１１０……注入ゾーン、１２０……ドレイン
領域。

Claims (1)

  1. 【特許請求の範囲】 １ 第１の導電型のシリコンウエハ１が第１の面
    １１および該第１の面１１と互いに対向する第２
    の面１２を有し、ドレイン領域１２０が前記第１
    の導電型でかつその他の部分よりも大きい導電率
    で前記シリコンウエハ１の前記第２の面１２付近
    に形成されてなるDMOSバーチカル動作型絶縁
    ゲート電界効果トランジスタを製造する、電界効
    果トランジスタの製造方法において、 前記第１の面１１上に、所定の厚さの第１のシ
    リコン酸化物層２を熱成長により形成する第１の
    工程と、 該第１のシリコン酸化物層２上に、シリコン窒
    化物層３を形成する第２の工程と、 該シリコン窒化物層３上に、不純物添加された
    第１の多結晶シリコン層４を堆積したのち、該第
    １の多結晶シリコン層４を選択的にエツチングし
    て、ゲート電極４１を形成する第３の工程と、 該ゲート電極４１をマスク手段として用いて、
    前記第１の導電型と逆の第２の導電型のイオン化
    不純物を前記第１のシリコン酸化物層２および前
    記シリコン窒化物層３を通過させて前記シリコン
    ウエハ１内に注入して、該シリコンウエハ１中に
    注入ゾーン１００を形成する第４の工程と、 前記シリコンウエハ１を加熱して、前記ゲート
    電極４１を構成する多結晶シリコンから前記第１
    のシリコン酸化物層２の厚さよりも厚さの大きい
    第２のシリコン酸化物層５を成長させるととも
    に、前記シリコンウエハ１中において前記イオン
    化不純物を拡散させて前記第２の導電型のチヤネ
    ル形成ゾーン６を形成する第５の工程と、 前記第２のシリコン酸化物層５をマスク手段と
    して用いて前記シリコン窒化物層３を選択的にエ
    ツチングしたのち、前記第１のシリコン酸化物層
    ２の厚さ以上に該第１のシリコン酸化物層２およ
    び前記第２のシリコン酸化物層５をエツチングし
    て、前記シリコンウエハ１の前記第１の面１１を
    露出させる第６の工程と、 前記第１の導電型に不純物添加された第２の多
    結晶シリコン層７を前記シリコンウエハ１上に堆
    積する第７の工程と、 前記シリコンウエハ１を加熱して、前記第２の
    多結晶シリコン層７中の不純物を前記露出された
    第１の面１１から前記シリコンウエハ１内へ拡散
    させて、ソース領域８を形成する第８の工程とを
    含むことを特徴とする電界効果トランジスタの製
    造方法。
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