JPH0121702B2 - - Google Patents
Info
- Publication number
- JPH0121702B2 JPH0121702B2 JP57011182A JP1118282A JPH0121702B2 JP H0121702 B2 JPH0121702 B2 JP H0121702B2 JP 57011182 A JP57011182 A JP 57011182A JP 1118282 A JP1118282 A JP 1118282A JP H0121702 B2 JPH0121702 B2 JP H0121702B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- input signal
- sample
- full
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of AC power input into DC power output; Conversion of DC power input into AC power output
- H02M7/02—Conversion of AC power input into DC power output without possibility of reversal
- H02M7/04—Conversion of AC power input into DC power output without possibility of reversal by static converters
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Measurement Of Current Or Voltage (AREA)
- Rectifiers (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、交流−直流変換回路、特に交流入力
信号を高速度にこれを比例する直流出力に変換す
る交流−直流変換回路に関するものである。
信号を高速度にこれを比例する直流出力に変換す
る交流−直流変換回路に関するものである。
〔発明の技術的背景〕
従来、交流入力信号をこれに比例する直流出力
に変換する場合には、例えば第１図に示す回路が
用いられていた。即ち、全波整流回路１、低域通
過フイルタ等を用いた平均化回路２、出力回路３
とからなり、交流入力信号V1Nを与えると全波整
流回路１によつて全波整流され、次段の平均化回
路２により直流化され、更に最終段の出力回路３
により所定の値にされた出力V0を得ることがで
きる交流−直流変換回路である。
に変換する場合には、例えば第１図に示す回路が
用いられていた。即ち、全波整流回路１、低域通
過フイルタ等を用いた平均化回路２、出力回路３
とからなり、交流入力信号V1Nを与えると全波整
流回路１によつて全波整流され、次段の平均化回
路２により直流化され、更に最終段の出力回路３
により所定の値にされた出力V0を得ることがで
きる交流−直流変換回路である。
ここで上記回路を高速応答化、例えば交流入力
１サイクル（約20ｍｓ）程度の高速応答にしよう
とする場合は前記平均回路２を高次の低域通過フ
イルタとする方法がある。
１サイクル（約20ｍｓ）程度の高速応答にしよう
とする場合は前記平均回路２を高次の低域通過フ
イルタとする方法がある。
しかし、この方法によつて高速応答化を具体的
に実現するためには下記の如き問題点が存在す
る。
に実現するためには下記の如き問題点が存在す
る。
高次の低域通過フイルタの設計は容易ではな
く、かつ設計通りの特性を得ることは困難であ
る。
く、かつ設計通りの特性を得ることは困難であ
る。
回路が複雑となり、使用部品数も多くコスト
高となる。
高となる。
低域通過フイルタの種類によつては、交流−
直流変換時の直線性が悪くなる。
直流変換時の直線性が悪くなる。
応答速度が速くなつても出力リツプルが大き
くなつたり、過渡的なオーバーシユートが発生
し、使用目的によつては使えない。
くなつたり、過渡的なオーバーシユートが発生
し、使用目的によつては使えない。
交流入力が短時間しか与えられない場合は、
正確な直流出力を得ることが不可能である。
正確な直流出力を得ることが不可能である。
なお、上記以外の他の方法としては、入力信号
をデジタル化して高速処理する方法もあるが、こ
の場合は実現するための費用が高くなる欠点を有
している。
をデジタル化して高速処理する方法もあるが、こ
の場合は実現するための費用が高くなる欠点を有
している。
本発明は上記各問題点を解決することを目的と
してなされたもので、高速応答性を可能とした交
流−直流変換回路を提供することを目的としてい
る。
してなされたもので、高速応答性を可能とした交
流−直流変換回路を提供することを目的としてい
る。
本発明では交流入力信号を先ず全波整流し、こ
の整流された信号と本装置の出力とを共に加算形
積分回路に導入し、前記加算形積分回路の積分時
定数を交流入力信号周波数f1Nに対して1/2f1Nとす
ることにより前記交流入力信号の半波毎に積分を
繰り返して次段のサンプルホールド回路に導入
し、一方、前記交流入力信号の各零点通過毎に矩
形波を発生し、これに合せて全波整流出力をサン
プリングして後、次の半サイクル後のサンプリン
グ時まで前記積分波形をホールドして出力しよう
とするものである。
の整流された信号と本装置の出力とを共に加算形
積分回路に導入し、前記加算形積分回路の積分時
定数を交流入力信号周波数f1Nに対して1/2f1Nとす
ることにより前記交流入力信号の半波毎に積分を
繰り返して次段のサンプルホールド回路に導入
し、一方、前記交流入力信号の各零点通過毎に矩
形波を発生し、これに合せて全波整流出力をサン
プリングして後、次の半サイクル後のサンプリン
グ時まで前記積分波形をホールドして出力しよう
とするものである。
以下図面を参照して実施例を説明する。第２図
は本発明による交流−直流変換回路の一実施例構
成図である。第２図において、１は全波整流回
路、４は加算形積分回路であつて入力抵抗R1、
R2、積分用コンデンサＣ及びオペアンプAMPか
らなる。５はサンプルホールド回路、６は矩形波
発生回路であつて、交流入力信号V1Nの各零点通
過時に矩形波を発生し、前記矩形波発生期間にサ
ンプリングを行なうよう構成されている。
は本発明による交流−直流変換回路の一実施例構
成図である。第２図において、１は全波整流回
路、４は加算形積分回路であつて入力抵抗R1、
R2、積分用コンデンサＣ及びオペアンプAMPか
らなる。５はサンプルホールド回路、６は矩形波
発生回路であつて、交流入力信号V1Nの各零点通
過時に矩形波を発生し、前記矩形波発生期間にサ
ンプリングを行なうよう構成されている。
第３図のタイムチヤートを用いて第２図々示構
成になる交流−直流変換回路の動作を説明する。
第３図のａ，ｂ，ｃ，ｄ，ｅ，ｆは第２図々示位
置の符号に対応した部分の波形である。又、加算
形積分回路４の積分時定数CR1及びCR2をＴ、サ
ンプルホールド回路５をサンプル状態に制御する
矩形波発生回路６の出力時間幅をT1とし、Ｔと
T1との関係をＴ≫T1とする。
成になる交流−直流変換回路の動作を説明する。
第３図のａ，ｂ，ｃ，ｄ，ｅ，ｆは第２図々示位
置の符号に対応した部分の波形である。又、加算
形積分回路４の積分時定数CR1及びCR2をＴ、サ
ンプルホールド回路５をサンプル状態に制御する
矩形波発生回路６の出力時間幅をT1とし、Ｔと
T1との関係をＴ≫T1とする。
ここで第３図ａの交流入力信号V1Nを全波整流
回路１に印加すると、その出力は第３図ｂの如く
波高値Emの全波整流波形となる。この出力はサ
ンプルホールド回路５の出力V0と共に加算形積
分回路４に印加され、加算後第３図ｃの波形とな
り積分される。
回路１に印加すると、その出力は第３図ｂの如く
波高値Emの全波整流波形となる。この出力はサ
ンプルホールド回路５の出力V0と共に加算形積
分回路４に印加され、加算後第３図ｃの波形とな
り積分される。
一方、交流入力信号V1Nは矩形波発生回路６に
も印加され、交流入力信号が零点を交差する毎に
第３図ｅに示す如くT1幅の矩形波を発生する。
そして上記したT1幅の矩形波がサンプルホール
ド回路５の制御端子SHに印加されている間をサ
ンプリング状態、それ以外をホールド状態となる
ように定めると、前記交流入力信号V1Nが零点を
交差する時点における加算形積分回路４の出力値
がサンプルホールド回路５によつてサンプリング
され、次のサンプリング信号が印加されるまでの
半周期間ホールドされることになる。
も印加され、交流入力信号が零点を交差する毎に
第３図ｅに示す如くT1幅の矩形波を発生する。
そして上記したT1幅の矩形波がサンプルホール
ド回路５の制御端子SHに印加されている間をサ
ンプリング状態、それ以外をホールド状態となる
ように定めると、前記交流入力信号V1Nが零点を
交差する時点における加算形積分回路４の出力値
がサンプルホールド回路５によつてサンプリング
され、次のサンプリング信号が印加されるまでの
半周期間ホールドされることになる。
そして、加算形積分回路４の積分時定数Ｔを、
交流入力信号V1Nの周波数f1Nの半周期の時間、即
ち、Ｔ＝１／2f1Nに設定すると、その出力は交流
入力信号V1Nの半波終了時点において全波整流回
路１による出力の半周期出力平均値に等しくな
り、上記の如くその値がサンプリングされてサン
プルホールド回路５の出力V0となる。第３図々
示t1区間の場合、サンプルホールド回路５の出力
V0は零であるから、加算形積分回路４において
は全波整流回路１の出力のみを積分することにな
り、この場合も積分時定数Ｔは上記同様Ｔ＝１／
2f1Nであるため、全波整流回路１による出力の半
周期出力平均値と等しい出力を得ることが可能で
ある。
交流入力信号V1Nの周波数f1Nの半周期の時間、即
ち、Ｔ＝１／2f1Nに設定すると、その出力は交流
入力信号V1Nの半波終了時点において全波整流回
路１による出力の半周期出力平均値に等しくな
り、上記の如くその値がサンプリングされてサン
プルホールド回路５の出力V0となる。第３図々
示t1区間の場合、サンプルホールド回路５の出力
V0は零であるから、加算形積分回路４において
は全波整流回路１の出力のみを積分することにな
り、この場合も積分時定数Ｔは上記同様Ｔ＝１／
2f1Nであるため、全波整流回路１による出力の半
周期出力平均値と等しい出力を得ることが可能で
ある。
加算形積分回路４の出力V0Pを計算式で示すと
次のようになる。
次のようになる。
V0P＝１／CR∫（ei1−V0）dt
但し、
ei1＝全波整流回路１の出力電圧
＝Em｛２／π−４／π∞
〓n=1
１／4n2−１cos（2nωt）｝
CR＝CR1＝CR2
上記計算式にもとづき、第３図々示t1，t2，t3，
t4各区間における加算形積分回路４の出力V0Pを
算出すると第３図ｄの波形となり、交流入力信号
V1Nが一定であれば、半周期毎の加算形積分回路
４の出力も一定であることが判る。
t4各区間における加算形積分回路４の出力V0Pを
算出すると第３図ｄの波形となり、交流入力信号
V1Nが一定であれば、半周期毎の加算形積分回路
４の出力も一定であることが判る。
又、交流入力信号V1Nに対してサンプルホール
ド回路５の出力V0は、最悪の場合を考慮しても
半周期の遅れで追従できるので、前記交流入力信
号VINが印加された瞬間からの平均値（正弦法で
あれば実効値換算値）を直流に変換することが可
能となる。
ド回路５の出力V0は、最悪の場合を考慮しても
半周期の遅れで追従できるので、前記交流入力信
号VINが印加された瞬間からの平均値（正弦法で
あれば実効値換算値）を直流に変換することが可
能となる。
第４図は他の実施例構成図であり、図中の符号
１，４，５，６は第２図に対応している。７は電
圧検出回路であつて交流入力信号V1N又は全波整
流回路１の出力ei1を入力とし、これが所定値以
下又は所定値以上になつたことを検出する。８は
切換回路であつて、前記電圧検出回路７からの信
号によりスイツチを切換えてサンプルホールド回
路５への出力を矩形波発生回路６又は他の出力モ
ード設定入力MODのいずれかに切換える。上記
切換回路８からの出力によつて、サンプルホール
ド回路５を強制的にサンプリング状態又はホール
ド状態とすることが可能である。
１，４，５，６は第２図に対応している。７は電
圧検出回路であつて交流入力信号V1N又は全波整
流回路１の出力ei1を入力とし、これが所定値以
下又は所定値以上になつたことを検出する。８は
切換回路であつて、前記電圧検出回路７からの信
号によりスイツチを切換えてサンプルホールド回
路５への出力を矩形波発生回路６又は他の出力モ
ード設定入力MODのいずれかに切換える。上記
切換回路８からの出力によつて、サンプルホール
ド回路５を強制的にサンプリング状態又はホール
ド状態とすることが可能である。
なお上記において出力モード設定入力MODは
第３図ｅにおけるT1時間に相当する直流電圧又
は0Vとなる。
第３図ｅにおけるT1時間に相当する直流電圧又
は0Vとなる。
第５図は更に他の実施例であり、図中の符号
１，４，５，６，８は第４図に対応している。９
は遅延回路であつて、矩形波発生回路からの出力
が一定時間以上継続するか、あるいは一定時間以
上休止したことを検出する。そして前記遅延回路
９の出力により前記同様切換回路８を切換え、矩
形波発生回路６の出力又は出力モード設定入力
MODのいずれかの信号により、サンプルホール
ド回路５を制御する。
１，４，５，６，８は第４図に対応している。９
は遅延回路であつて、矩形波発生回路からの出力
が一定時間以上継続するか、あるいは一定時間以
上休止したことを検出する。そして前記遅延回路
９の出力により前記同様切換回路８を切換え、矩
形波発生回路６の出力又は出力モード設定入力
MODのいずれかの信号により、サンプルホール
ド回路５を制御する。
以上説明した如く、本発明によれば交流入力信
号を全波整流し、前記全波整流出力とサンプルホ
ールド回路出力とを加算形積分回路に導入し、交
流入力信号の半サイクル分の時定数によつて積分
を繰り返してサンプルホールド回路から出力を導
出する如き構成としたため、交流入力信号を非常
に速い応答時間で直流に変換することが可能なば
かりでなく、交流入力が印加されたその時点から
の直流変換出力を誤差なく得ることが可能であ
る。更に変換後の直流出力にはリツプル分を含ま
ないため、その出力の取扱いも容易となる。なお
切換回路動作の付加により変換後の直流出力をホ
ールドさせること及び零に戻すこと等、任意の操
作も可能である。
号を全波整流し、前記全波整流出力とサンプルホ
ールド回路出力とを加算形積分回路に導入し、交
流入力信号の半サイクル分の時定数によつて積分
を繰り返してサンプルホールド回路から出力を導
出する如き構成としたため、交流入力信号を非常
に速い応答時間で直流に変換することが可能なば
かりでなく、交流入力が印加されたその時点から
の直流変換出力を誤差なく得ることが可能であ
る。更に変換後の直流出力にはリツプル分を含ま
ないため、その出力の取扱いも容易となる。なお
切換回路動作の付加により変換後の直流出力をホ
ールドさせること及び零に戻すこと等、任意の操
作も可能である。
第１図は従来の交流−直流変換回路、第２図は
本発明による交流−直流変換回路の一実施例構成
図、第３図は動作説明のためのタイムチヤート、
第４図は他の実施例構成図、第５図は更に他の実
施例構成図である。 １……全波整流回路、２……平均化回路、３…
…出力回路、４……加算形積分回路、５……サン
プルホールド回路、６……矩形波発生回路、７…
…電圧検出回路、８……切換回路、９……遅延回
路。
本発明による交流−直流変換回路の一実施例構成
図、第３図は動作説明のためのタイムチヤート、
第４図は他の実施例構成図、第５図は更に他の実
施例構成図である。 １……全波整流回路、２……平均化回路、３…
…出力回路、４……加算形積分回路、５……サン
プルホールド回路、６……矩形波発生回路、７…
…電圧検出回路、８……切換回路、９……遅延回
路。
Claims (1)
- 【特許請求の範囲】 １ 交流入力信号をこれに比例する直流信号に変
換する交流−直流変換回路において、交流入力信
号を整流する全波整流回路と、前記整流出力を一
方の入力とする加算形積分回路と、前記加算形積
分回路からの出力を入力とするサンプルホールド
回路と、前記交流入力信号の半波毎に矩形波信号
を発生する矩形波発生回路とをそなえ、前記サン
プルホールド回路からの出力の一部を前記加算形
積分回路の他方の入力とすると共に、矩形波発生
回路からの出力によりサンプルホールド回路を制
御することを特徴とする交流−直流変換回路。 ２ 交流入力信号又は全波整流回路に接続された
電圧検出回路をもうけ、前記電圧検出回路の設定
値によりサンプルホールド回路を強制的に制御す
ることを特徴とする特許請求の範囲第１項記載の
交流−直流変換回路。 ３ 矩形波発生回路に接続された遅延回路をもう
け、前記遅延回路の設定時間によりサンプルホー
ルド回路を強制的に制御することを特徴とする特
許請求の範囲第１項記載の交流−直流変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57011182A JPS58130776A (ja) | 1982-01-27 | 1982-01-27 | 交流−直流変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57011182A JPS58130776A (ja) | 1982-01-27 | 1982-01-27 | 交流−直流変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58130776A JPS58130776A (ja) | 1983-08-04 |
| JPH0121702B2 true JPH0121702B2 (ja) | 1989-04-21 |
Family
ID=11770919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57011182A Granted JPS58130776A (ja) | 1982-01-27 | 1982-01-27 | 交流−直流変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58130776A (ja) |
-
1982
- 1982-01-27 JP JP57011182A patent/JPS58130776A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58130776A (ja) | 1983-08-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN86103901A (zh) | 数字电路断流器的均方根值计算电路 | |
| JPS5936512B2 (ja) | Ａ・ｃ・電圧をｄ・ｃ・電圧に変換するための回路 | |
| Mertens et al. | Voltage and current sensing in power electronic converters using sigma-delta A/D conversion | |
| US6629064B1 (en) | Apparatus and method for distortion compensation | |
| JPH0677035B2 (ja) | Ａｃ−ｄｃ変換回路 | |
| JPS63190557A (ja) | 電源装置 | |
| JPH0121702B2 (ja) | ||
| JPS6311871B2 (ja) | ||
| JP2001161069A (ja) | 電力変換器の制御装置 | |
| CN112953181A (zh) | 固定导通时间电源转换器的电流检测电路及方法 | |
| GB2066969A (en) | Measurement of power in A.C. circuits | |
| JP3116698B2 (ja) | インバータの電圧検出装置 | |
| JP3063251B2 (ja) | 直流電源装置 | |
| Kamal et al. | DSP-based Design and Implementation of Inductor Current Estimator for DC-DC Converters | |
| JPS6225292B2 (ja) | ||
| JPS618679A (ja) | 直流電圧値検出装置 | |
| JPH0378470A (ja) | サイリスタ変換器 | |
| JPH04225169A (ja) | 電流検出装置 | |
| JPH02131368A (ja) | 直流電源装置 | |
| SU661378A1 (ru) | Цифровой измеритель мощности | |
| JPH10267968A (ja) | 交流電源電圧検出方法及び三相交流電源検出回路 | |
| CN116232065A (zh) | 直流电压转换电路、控制方法、装置及设备 | |
| JPH0631416Y2 (ja) | 湿度センサー駆動回路 | |
| CN115347844A (zh) | 一种预防负电压的控制电路和控制系统 | |
| JPH0787377B2 (ja) | デルタ変調器 |