JPH0121704B2 - - Google Patents
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- JPH0121704B2 JPH0121704B2 JP56159810A JP15981081A JPH0121704B2 JP H0121704 B2 JPH0121704 B2 JP H0121704B2 JP 56159810 A JP56159810 A JP 56159810A JP 15981081 A JP15981081 A JP 15981081A JP H0121704 B2 JPH0121704 B2 JP H0121704B2
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- Power Engineering (AREA)
- Inverter Devices (AREA)
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Description
【発明の詳細な説明】
本発明はインバータ装置、特に電界効果トラン
ジスタを使用したインバータ装置に関するもので
ある。
ジスタを使用したインバータ装置に関するもので
ある。
従来、この種のインバータ装置として第１図に
示すものがあつた。第１図において、電源１０の
正端子に第１の電界効果トランジスタ（以下、
MOSFETと称す）１２のドレイン１２ａを、こ
のMOSFETのソース１２ｂに第２のMOSFET
１４のドレイン１４ａを、このMOSFETのソー
ス１４ｂを上記電源１０の負端子に順次接続して
閉回路を形成し、上記第１、第２のMOSFETの
ゲート１２ｃ，１４ｃにゲートドライブ回路１
６，１８を接続したものである。
示すものがあつた。第１図において、電源１０の
正端子に第１の電界効果トランジスタ（以下、
MOSFETと称す）１２のドレイン１２ａを、こ
のMOSFETのソース１２ｂに第２のMOSFET
１４のドレイン１４ａを、このMOSFETのソー
ス１４ｂを上記電源１０の負端子に順次接続して
閉回路を形成し、上記第１、第２のMOSFETの
ゲート１２ｃ，１４ｃにゲートドライブ回路１
６，１８を接続したものである。
上記のようにMOSFETをスイツチング素子と
して使用した場合、その等価回路は第２図に示す
ような回路となる。第２図において、ドレイン１
２ａとゲート１２ｃ間には静電容量２０、ゲート
１２ｃとソース１２ｂ間には静電容量２２、ドレ
イン１２ａとソース１２ｂ間には静電容量２４が
ある。MOSFET１２がONした時のON抵抗２６
はソース１２ｂとゲート１２ｃ間の電圧により制
御されるスイツチ２８と直列になつている。ま
た、ドレイン１２ａとソース１２ｂ間に逆方向ダ
イオード３０を有している。なお、MOSFET１
４も全く同様の構成であり、第２図における符号
１２を符号１４とすればよい。
して使用した場合、その等価回路は第２図に示す
ような回路となる。第２図において、ドレイン１
２ａとゲート１２ｃ間には静電容量２０、ゲート
１２ｃとソース１２ｂ間には静電容量２２、ドレ
イン１２ａとソース１２ｂ間には静電容量２４が
ある。MOSFET１２がONした時のON抵抗２６
はソース１２ｂとゲート１２ｃ間の電圧により制
御されるスイツチ２８と直列になつている。ま
た、ドレイン１２ａとソース１２ｂ間に逆方向ダ
イオード３０を有している。なお、MOSFET１
４も全く同様の構成であり、第２図における符号
１２を符号１４とすればよい。
以下、第１図の回路動作について説明する。い
ま、第１のMOSFET１２がゲートドライブ回路
１６の出力を受けてONすると、出力端子１００
の電位は電源１０の電位V+になるが、次に
MOSFET１２がOFFし第２のMOSFET１４が
ゲートドライブ回路１８の出力を受けてONにし
た時、上記出力端子１００の電位はV+からV-に
下る。すなわち、MOSFET１４のドレイン１４
ａとソース１４ｂ間の電圧はV+から０ボルトと
なり、MOSFET１２のドレイン１２ａとソース
１２ｂ間の電圧はV+に急激に変化する。
ま、第１のMOSFET１２がゲートドライブ回路
１６の出力を受けてONすると、出力端子１００
の電位は電源１０の電位V+になるが、次に
MOSFET１２がOFFし第２のMOSFET１４が
ゲートドライブ回路１８の出力を受けてONにし
た時、上記出力端子１００の電位はV+からV-に
下る。すなわち、MOSFET１４のドレイン１４
ａとソース１４ｂ間の電圧はV+から０ボルトと
なり、MOSFET１２のドレイン１２ａとソース
１２ｂ間の電圧はV+に急激に変化する。
第３図は第１図回路の動作を示すタイムチヤー
ト図にして、ａはMOSFET１２のスイツチング
状態、ｂはMOSFET１４のスイツチング状態、
ｃは出力端子１００の電位、ｄはMOSFET１２
のドレイン電流、ｅはMOSFET１４のドレイン
電流、ｆはMOSFET１２のソース１２ｂとゲー
ト１２ｃ間の電圧、ｇはMOSFET１４のソース
１４ｂとゲート１４ｃ間の電圧である。
ト図にして、ａはMOSFET１２のスイツチング
状態、ｂはMOSFET１４のスイツチング状態、
ｃは出力端子１００の電位、ｄはMOSFET１２
のドレイン電流、ｅはMOSFET１４のドレイン
電流、ｆはMOSFET１２のソース１２ｂとゲー
ト１２ｃ間の電圧、ｇはMOSFET１４のソース
１４ｂとゲート１４ｃ間の電圧である。
上記第３図ｅから明らかなようにMOSFET１
４がONした時、前記第２図に示した静電容量２
０〜２４を通る電流がMOSFET１４を流れて過
電流３４が生ずる。同様にMOSFET１２がON
した時も同図ｄから明らかなように過電流３２が
流れる。この過電流３２，３４によつて上記静電
容量２２に同図ｆ，ｇに示す電圧降下３６，３８
が生じ、この電圧降下がMOSFET１２，１４の
スレツシヨルド電圧４０，４２に達すると、第２
図に示したスイツチ２８がONしてMOSFET１
２，１４を同時にONする期間をつくり、これ等
MOSFETによつて電源１０を短絡することにな
る。
４がONした時、前記第２図に示した静電容量２
０〜２４を通る電流がMOSFET１４を流れて過
電流３４が生ずる。同様にMOSFET１２がON
した時も同図ｄから明らかなように過電流３２が
流れる。この過電流３２，３４によつて上記静電
容量２２に同図ｆ，ｇに示す電圧降下３６，３８
が生じ、この電圧降下がMOSFET１２，１４の
スレツシヨルド電圧４０，４２に達すると、第２
図に示したスイツチ２８がONしてMOSFET１
２，１４を同時にONする期間をつくり、これ等
MOSFETによつて電源１０を短絡することにな
る。
MOSFETを利用した従来のインバータ装置は
以上のように構成されているので、スイツチング
時に過電流が流れ、また、OFFしている
MOSFETがONしたMOSFETの過電流の影響を
受けてONし電源を短絡する。このため、
MOSFETおよび電源を破壊することになり、高
電圧、高速度スイツチングでのMOSFETによる
インバータを構成することが困難であつた。
以上のように構成されているので、スイツチング
時に過電流が流れ、また、OFFしている
MOSFETがONしたMOSFETの過電流の影響を
受けてONし電源を短絡する。このため、
MOSFETおよび電源を破壊することになり、高
電圧、高速度スイツチングでのMOSFETによる
インバータを構成することが困難であつた。
本発明は前述した従来の課題に鑑み為されたも
のであり、その目的はMOSFETのドレインまた
はソースに挿入したリアクトルによつて
MOSFETの過電流を制限し、安定にスイツチン
グできるインバータ装置を提供することにある。
のであり、その目的はMOSFETのドレインまた
はソースに挿入したリアクトルによつて
MOSFETの過電流を制限し、安定にスイツチン
グできるインバータ装置を提供することにある。
上記目的を達成するために、本発明は、直流電
源間に配置され、一方のソースに対し他方のドレ
インが接続されるように直列接続された２つの電
界効果トランジスタと、この２つの電界効果トラ
ンジスタのゲートにオンオフ信号を供給し、これ
ら２つの電界効果トランジスタを交互にオンする
手段と、２つの電界効果トランジスタの中間点よ
り交流信号を出力する手段と、２つの電界効果ト
ランジスタのそれぞれのドレインまたはソース回
路に付加された電流制限回路と過電圧吸収回路の
並列体と、を有し、一方の電界効果トランジスタ
をオンしたときに生じる過電流を抑制し、他方の
電界効果トランジスタを破壊から保護することを
特徴とする。また、電流制限回路を形成する電流
制限素子としてフエライトコアを用い、このフエ
ライトコアに電界効果トランジスタのドレインま
たはソース回路を貫通させたことを特徴とする。
さらに、２個以上の電界効果トランジスタを並列
接続して、この電界効果トランジスタのドレイン
またはソース回路に電流バランス抵抗を設けたこ
とを特徴とする。
源間に配置され、一方のソースに対し他方のドレ
インが接続されるように直列接続された２つの電
界効果トランジスタと、この２つの電界効果トラ
ンジスタのゲートにオンオフ信号を供給し、これ
ら２つの電界効果トランジスタを交互にオンする
手段と、２つの電界効果トランジスタの中間点よ
り交流信号を出力する手段と、２つの電界効果ト
ランジスタのそれぞれのドレインまたはソース回
路に付加された電流制限回路と過電圧吸収回路の
並列体と、を有し、一方の電界効果トランジスタ
をオンしたときに生じる過電流を抑制し、他方の
電界効果トランジスタを破壊から保護することを
特徴とする。また、電流制限回路を形成する電流
制限素子としてフエライトコアを用い、このフエ
ライトコアに電界効果トランジスタのドレインま
たはソース回路を貫通させたことを特徴とする。
さらに、２個以上の電界効果トランジスタを並列
接続して、この電界効果トランジスタのドレイン
またはソース回路に電流バランス抵抗を設けたこ
とを特徴とする。
以下、図面に基づいて本発明の好適な実施例を
説明する。第４図は第１図と同一部分には同一符
号を付した本発明の第１実施例を示す回路図にし
て、MOSFET１２，１４のドレイン１２ａ，１
４ａにリアクトル４４，４６を直列に設け、この
各リアクトルと並列に過電圧吸収回路４８，５０
を接続した構成である。上記過電圧吸収回路４
８，５０は夫々ダイオード５２と抵抗５４の直列
体、同５６と同５８の直列体よりなる。
説明する。第４図は第１図と同一部分には同一符
号を付した本発明の第１実施例を示す回路図にし
て、MOSFET１２，１４のドレイン１２ａ，１
４ａにリアクトル４４，４６を直列に設け、この
各リアクトルと並列に過電圧吸収回路４８，５０
を接続した構成である。上記過電圧吸収回路４
８，５０は夫々ダイオード５２と抵抗５４の直列
体、同５６と同５８の直列体よりなる。
第５図は上記第４図回路の動作を示すタイムチ
ヤート図にして、ａ〜ｅは第３図のａ〜ｅと同じ
ものを示し、ｆ，ｇは過電圧吸収回路４８，５０
の電圧を示す。
ヤート図にして、ａ〜ｅは第３図のａ〜ｅと同じ
ものを示し、ｆ，ｇは過電圧吸収回路４８，５０
の電圧を示す。
上記第４図の回路構成ではMOSFET１２，１
４のドレイン電流はリアクトル４４，４６により
制限され、過電流６０，６２は第５図ｄ，ｅに示
すように小さな値となる。この場合、出力端子１
００に接続される負荷が容量性でも電流制限を行
なうことができる。従つて、MOSFET１２，１
４がOFFした時、過電圧吸収回路４８，５０は
リアクトル４４，４６に発生した電圧を第５図
ｆ，ｇのように減衰させ、リアクトル４４，４６
に流れていた電流により過電圧が生ずるのを防止
する。なお、過電圧吸収回路４８，５０のダイオ
ード５２，５６は高速度スイツチング用、抵抗５
４，５８は無誘導抵抗がよい。
４のドレイン電流はリアクトル４４，４６により
制限され、過電流６０，６２は第５図ｄ，ｅに示
すように小さな値となる。この場合、出力端子１
００に接続される負荷が容量性でも電流制限を行
なうことができる。従つて、MOSFET１２，１
４がOFFした時、過電圧吸収回路４８，５０は
リアクトル４４，４６に発生した電圧を第５図
ｆ，ｇのように減衰させ、リアクトル４４，４６
に流れていた電流により過電圧が生ずるのを防止
する。なお、過電圧吸収回路４８，５０のダイオ
ード５２，５６は高速度スイツチング用、抵抗５
４，５８は無誘導抵抗がよい。
第６図は本発明の第２実施例を示すもので、第
４図のリアクトル４４，４６の代りにフエライト
コア６４，６６を用いた構成である。このフエラ
イトコアは透磁率が1000〜3000程度あり、電線を
貫通させるだけで１〜2μHのリアクトルとして動
作する。また、フエライトコアは高周波を減衰さ
せる作用があり、MOSFETが高周波で起す寄生
発振を防ぐことができ、安定なスイツチング動作
をするものである。
４図のリアクトル４４，４６の代りにフエライト
コア６４，６６を用いた構成である。このフエラ
イトコアは透磁率が1000〜3000程度あり、電線を
貫通させるだけで１〜2μHのリアクトルとして動
作する。また、フエライトコアは高周波を減衰さ
せる作用があり、MOSFETが高周波で起す寄生
発振を防ぐことができ、安定なスイツチング動作
をするものである。
第７図は本発明の第３実施例を示すもので、前
記第４図の第１実施例のMOSFET１２，１４の
直列体に対し並列に同じ回路構成のMOSFET６
８，７０の直列体を接続した単相インバータであ
る。上記MOSFET６８，７０のドレイン６８
ａ，７０ａにはリアクトル７２，７４、ゲート６
８ｃ，７０ｃにはゲートドライブ回路７６，７８
が接続されている。また、上記リアクトルには並
列にダイオード８０と抵抗８２の直列体、同８４
と同８６の直列体からなる過電圧吸収回路８８，
９０が接続されている。
記第４図の第１実施例のMOSFET１２，１４の
直列体に対し並列に同じ回路構成のMOSFET６
８，７０の直列体を接続した単相インバータであ
る。上記MOSFET６８，７０のドレイン６８
ａ，７０ａにはリアクトル７２，７４、ゲート６
８ｃ，７０ｃにはゲートドライブ回路７６，７８
が接続されている。また、上記リアクトルには並
列にダイオード８０と抵抗８２の直列体、同８４
と同８６の直列体からなる過電圧吸収回路８８，
９０が接続されている。
本実施例は負荷９２のインバータ出力電圧を第
１実施例の２倍にすることができる。また、負荷
９２が誘導性負荷の場合MOSFETに逆電圧が加
わることがあるが、MOSFET自身が有する逆方
向ダイオード３０（第２図）とリアクトル４４
（４６，７２，７４）および過電圧吸収回路４８
（５０，８８，９０）があるため、MOSFET１
２（１４，６８，７０）を破壊することがない。
トランジスタ等で構成したインバータでは上記の
逆電圧を防ぐため、ダイオードをトランジスタと
並列に逆向きに接続しているが、MOSFETを利
用した場合は上記ダイオードを省略することがで
きる。
１実施例の２倍にすることができる。また、負荷
９２が誘導性負荷の場合MOSFETに逆電圧が加
わることがあるが、MOSFET自身が有する逆方
向ダイオード３０（第２図）とリアクトル４４
（４６，７２，７４）および過電圧吸収回路４８
（５０，８８，９０）があるため、MOSFET１
２（１４，６８，７０）を破壊することがない。
トランジスタ等で構成したインバータでは上記の
逆電圧を防ぐため、ダイオードをトランジスタと
並列に逆向きに接続しているが、MOSFETを利
用した場合は上記ダイオードを省略することがで
きる。
第８図は本発明の第４実施例を示すもので、第
３実施例のMOSFET１２，１４，６８，７０を
トランジスタ１１０とダイオード１１２、同１１
４と同１１６、同１１８と同１２０、同１２２と
同１２４の各並列体で構成したものである。
３実施例のMOSFET１２，１４，６８，７０を
トランジスタ１１０とダイオード１１２、同１１
４と同１１６、同１１８と同１２０、同１２２と
同１２４の各並列体で構成したものである。
第９図は本発明の第５実施例を示すもので、前
記第３実施例の各MOSFET回路に同一構成の
MOSFET回路（符号にダツシユを付けた部分）
を並列接続した構成である。MOSFETは第２図
の等価回路に示すON抵抗２６にバラツキがあ
り、これを並列接続した場合には、それぞれの
MOSFETに電流が均等に流れず、抵抗値の小さ
なMOSFETに電流が集中してしまう。そこで、
この電流が集中したMOSFETが破壊しやすくな
る。
記第３実施例の各MOSFET回路に同一構成の
MOSFET回路（符号にダツシユを付けた部分）
を並列接続した構成である。MOSFETは第２図
の等価回路に示すON抵抗２６にバラツキがあ
り、これを並列接続した場合には、それぞれの
MOSFETに電流が均等に流れず、抵抗値の小さ
なMOSFETに電流が集中してしまう。そこで、
この電流が集中したMOSFETが破壊しやすくな
る。
ところが、この実施例においては、バランス抵
抗１２６〜１３２、１２６′〜１３２′をドレイン
回路のリアクトルと直列に接続している。そし
て、このバランス抵抗１２６〜１３２，１２６′
〜１３２′をMOSFETに直列接続することによ
り、MOSFETのON時の抵抗は、バランス抵抗
が加算されたものとなり、並列接続された
MOSFETの各々のON抵抗のバラつきによる電
流集中を抑制し、MOSFETの破壊を防ぐことが
できる。この電流バランス抵抗はMOSFETの上
記ON抵抗と同程度の値一般には0.1〜１Ωに選定
するとよい。
抗１２６〜１３２、１２６′〜１３２′をドレイン
回路のリアクトルと直列に接続している。そし
て、このバランス抵抗１２６〜１３２，１２６′
〜１３２′をMOSFETに直列接続することによ
り、MOSFETのON時の抵抗は、バランス抵抗
が加算されたものとなり、並列接続された
MOSFETの各々のON抵抗のバラつきによる電
流集中を抑制し、MOSFETの破壊を防ぐことが
できる。この電流バランス抵抗はMOSFETの上
記ON抵抗と同程度の値一般には0.1〜１Ωに選定
するとよい。
第１０図は上記第９図のリアクトルの代りにフ
エライトコア１３４〜１４０、１３４′〜１４
０′を用いた本発明の第６実施例を示す回路構成
図である。
エライトコア１３４〜１４０、１３４′〜１４
０′を用いた本発明の第６実施例を示す回路構成
図である。
なお、上記は単相インバータを示したが、前記
第１実施例回路を３列にすることにより、３相イ
ンバータさらに複数個使用することにより多相イ
ンバータも容易に構成することができる。
第１実施例回路を３列にすることにより、３相イ
ンバータさらに複数個使用することにより多相イ
ンバータも容易に構成することができる。
第１１図は本発明の各実施例における電源１０
の構成例を示すもので、３相交流Ｒ、Ｓ、Ｔをサ
イリスタ１４２〜１５２により位相制御して、リ
アクトル１５４およびコンデンサ１５６により一
定の直流電圧を得る。
の構成例を示すもので、３相交流Ｒ、Ｓ、Ｔをサ
イリスタ１４２〜１５２により位相制御して、リ
アクトル１５４およびコンデンサ１５６により一
定の直流電圧を得る。
第１２図はMOSFETによる本発明インバータ
装置１５８を、無声放電励起レーザー発振器１６
０の無声放電用電源として使用した例である。上
記インバータ装置１５８の出力を昇圧トランス１
６２により高電圧として、表面が誘電体で覆われ
た電極１６４，１６６に供給する。無声放電励起
レーザー発振器１６０内にはレーザー媒質ガス１
６８が満たされており、無声放電１７０が生ずる
と、対向して置かれた全反射鏡１７２と部分透過
鏡１７４間でレーザー発振が起り、レーザー光線
１７６として出力する。上記無声放電用電源とし
て用いるインバータ装置１５８の出力周波数は
50KHz〜200KHzを使用するため、他のトランジ
スタまたはサイリスタでは実現不可能であつたが
MOSFETを利用することにより可能となつたも
のである。
装置１５８を、無声放電励起レーザー発振器１６
０の無声放電用電源として使用した例である。上
記インバータ装置１５８の出力を昇圧トランス１
６２により高電圧として、表面が誘電体で覆われ
た電極１６４，１６６に供給する。無声放電励起
レーザー発振器１６０内にはレーザー媒質ガス１
６８が満たされており、無声放電１７０が生ずる
と、対向して置かれた全反射鏡１７２と部分透過
鏡１７４間でレーザー発振が起り、レーザー光線
１７６として出力する。上記無声放電用電源とし
て用いるインバータ装置１５８の出力周波数は
50KHz〜200KHzを使用するため、他のトランジ
スタまたはサイリスタでは実現不可能であつたが
MOSFETを利用することにより可能となつたも
のである。
以上の如く、本発明は直列接続した２つの電界
効果トランジスタのそれぞれのドレインまたはソ
ース回路にリアクトルと過電圧吸収回路の並列体
を付加したので、MOSFETに過電流が流れるの
を防止することができる。この結果、OFFすべ
きMOSFETがONになつて電源を短絡するよう
な事態を生じることがなく、電源および
MOSFET等の破壊を回避することができると共
に高周波において寄生発振等が無く安定にスイツ
チングできるインバータ装置が得られる効果があ
る。
効果トランジスタのそれぞれのドレインまたはソ
ース回路にリアクトルと過電圧吸収回路の並列体
を付加したので、MOSFETに過電流が流れるの
を防止することができる。この結果、OFFすべ
きMOSFETがONになつて電源を短絡するよう
な事態を生じることがなく、電源および
MOSFET等の破壊を回避することができると共
に高周波において寄生発振等が無く安定にスイツ
チングできるインバータ装置が得られる効果があ
る。
第１図は従来のインバータ装置の回路図、第２
図はMOSFETの等価回路図、第３図は第１図の
回路動作を説明するタイムチヤート図、第４図は
本発明の第１実施例を示す回路図、第５図は第４
図の回路動作を説明するタイムチヤート図、第６
図は本発明の第２実施例を示す回路図、第７図は
本発明の第３実施例を示す回路図、第８図は本発
明の第４実施例を示す回路図、第９図は本発明の
第５実施例を示す回路図、第１０図は本発明の第
６実施例を示す回路図、第１１図は本発明の上記
各実施例に適用する電源の回路構成図、第１２図
は本発明インバータ装置を適用した無声放電励起
レーザー発振器の電源として使用した回路結線図
である。 各図中同一部材には同一符号を付し、１０は電
源、１２，１４，６８，７０はMOSFET、１
６，１８，７６，７８はゲートドライブ回路、４
４，４６，７２，７４はリアクトル、４８，５
０，８８，９０は過電圧吸収回路、６４，６６，
１３４〜１４０はフエライトコアである。
図はMOSFETの等価回路図、第３図は第１図の
回路動作を説明するタイムチヤート図、第４図は
本発明の第１実施例を示す回路図、第５図は第４
図の回路動作を説明するタイムチヤート図、第６
図は本発明の第２実施例を示す回路図、第７図は
本発明の第３実施例を示す回路図、第８図は本発
明の第４実施例を示す回路図、第９図は本発明の
第５実施例を示す回路図、第１０図は本発明の第
６実施例を示す回路図、第１１図は本発明の上記
各実施例に適用する電源の回路構成図、第１２図
は本発明インバータ装置を適用した無声放電励起
レーザー発振器の電源として使用した回路結線図
である。 各図中同一部材には同一符号を付し、１０は電
源、１２，１４，６８，７０はMOSFET、１
６，１８，７６，７８はゲートドライブ回路、４
４，４６，７２，７４はリアクトル、４８，５
０，８８，９０は過電圧吸収回路、６４，６６，
１３４〜１４０はフエライトコアである。
Claims (1)
- 【特許請求の範囲】 １ 直流電源間に配置され、一方のソースに対し
他方のドレインが接続されるように直列接続され
た２つの電界効果トランジスタと、 この２つの電界効果トランジスタのゲートにオ
ンオフ信号を供給し、これら２つの電界効果トラ
ンジスタを交互にオンする手段と、 ２つの電界効果トランジスタの中間点より交流
信号を出力する手段と、 ２つの電界効果トランジスタのそれぞれのドレ
インまたはソース回路に付加された電流制限回路
と過電圧吸収回路の並列体と、 を有し、 一方の電界効果トランジスタをオンしたときに
生じる過電流を抑制し、他方の電界効果トランジ
スタを破壊から保護することを特徴とするインバ
ータ装置。 ２ 特許請求の範囲１記載の装置において、電流
制限回路を電流制限素子としたことを特徴とする
インバータ装置。 ３ 特許請求の範囲２記載の装置において、電流
制限素子としてリアクトルを用いたことを特徴と
するインバータ装置。 ４ 特許請求の範囲２記載の装置において、電流
制限素子としてフエライトコアを用い、このフエ
ライトコアに電界効果トランジスタのドレインま
たはソース回路を貫通させたことを特徴とするイ
ンバータ装置。 ５ 特許請求の範囲第２、３、４のいずれかに記
載の装置において、２個以上の電界効果トランジ
スタを並列接続して、この電界効果トランジスタ
のドレインまたはソース回路に電流バランス抵抗
を設けたことを特徴とするインバータ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56159810A JPS5863081A (ja) | 1981-10-07 | 1981-10-07 | インバ−タ装置 |
| GB08228357A GB2110482B (en) | 1981-10-07 | 1982-10-05 | Inverter |
| DE19823237220 DE3237220A1 (de) | 1981-10-07 | 1982-10-07 | Inverter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56159810A JPS5863081A (ja) | 1981-10-07 | 1981-10-07 | インバ−タ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5863081A JPS5863081A (ja) | 1983-04-14 |
| JPH0121704B2 true JPH0121704B2 (ja) | 1989-04-21 |
Family
ID=15701744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56159810A Granted JPS5863081A (ja) | 1981-10-07 | 1981-10-07 | インバ−タ装置 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPS5863081A (ja) |
| DE (1) | DE3237220A1 (ja) |
| GB (1) | GB2110482B (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59194675A (ja) * | 1983-04-19 | 1984-11-05 | Mitsubishi Electric Corp | インバ−タ装置 |
| US4594650A (en) * | 1983-04-19 | 1986-06-10 | Mitsubishi Denki Kabushiki Kaisha | Inverter device |
| JPS60118062A (ja) * | 1983-11-28 | 1985-06-25 | Matsushita Electric Ind Co Ltd | Ｐｗｍインバ−タ装置 |
| JPS6142282A (ja) * | 1984-07-31 | 1986-02-28 | Suzuki Denki Kogyo Kk | 単相トランジスタインバ−タ |
| AT380757B (de) * | 1984-08-20 | 1986-07-10 | Schrack Elektronik Ag | Schaltungsanordnung zur verbesserung des wirkungsgrades von getakteten stromversorgungsgeraeten |
| JPS61106093A (ja) * | 1984-10-26 | 1986-05-24 | Matsushita Electric Ind Co Ltd | Ｐｗｍインバ−タ装置内蔵一体型空気調和機 |
| JPS61271168A (ja) * | 1985-05-27 | 1986-12-01 | Honda Motor Co Ltd | 電動式パワ−ステアリング装置の電動機駆動回路 |
| WO1991016765A1 (en) * | 1990-04-17 | 1991-10-31 | Nova Corporation Of Alberta | Switch for inductive loads |
| ATE155297T1 (de) * | 1992-09-24 | 1997-07-15 | Siemens Ag | Leistungsschalter mit strombegrenzender induktivität |
| CN105262332B (zh) * | 2015-11-18 | 2017-10-31 | 广东工业大学 | 一种应用于开关电源的上电浪涌电流抑制电路 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB858116A (en) * | 1956-04-19 | 1961-01-04 | Emi Ltd | Improvements relating to transistor switching circuits |
| DE1169999B (de) * | 1962-11-30 | 1964-05-14 | Siemens Ag | Elektronischer Umschalter mit zwei in Reihe liegenden Schaltstrecken |
| US3486045A (en) * | 1967-02-01 | 1969-12-23 | Singer Co | Referencing arrangement |
| DE2318490A1 (de) * | 1973-04-12 | 1974-10-31 | Sick Optik Elektronik Erwin | Impulsuebertragungsanordnung |
| US3896396A (en) * | 1973-05-14 | 1975-07-22 | Raytheon Co | Laser power supply |
| DE2531391A1 (de) * | 1975-07-14 | 1977-02-03 | Siemens Ag | Schaltungsanordnung mit einem wechselrichter |
| US4061986A (en) * | 1976-01-02 | 1977-12-06 | Coherent Radiation | Soft power supply for pulsed laser |
| DE2649385C2 (de) * | 1976-10-29 | 1986-11-27 | Andreas Prof. Dr.-Ing.habil. 7000 Stuttgart Boehringer | Anordnung ohne prinzipbedingte Verluste zur Entlastung elektrischer oder elektronischer Einwegschalter von ihrer Verlustleistungsbeanspruchung beim Ausschalten |
| JPS5388124A (en) * | 1977-01-13 | 1978-08-03 | Meidensha Electric Mfg Co Ltd | Protecting inverter with gate turn-off thyristor applied |
| JPS5439610U (ja) * | 1977-08-23 | 1979-03-15 | ||
| SE429990B (sv) * | 1978-07-24 | 1983-10-10 | Flaekt Ab | Forfarande for omvandling av lagverdig vermeenergi till mekanisk energi i en turbin for vidareanvendning och anordning for utforande av forfarandet |
-
1981
- 1981-10-07 JP JP56159810A patent/JPS5863081A/ja active Granted
-
1982
- 1982-10-05 GB GB08228357A patent/GB2110482B/en not_active Expired
- 1982-10-07 DE DE19823237220 patent/DE3237220A1/de not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| GB2110482A (en) | 1983-06-15 |
| DE3237220A1 (de) | 1983-05-26 |
| GB2110482B (en) | 1985-04-03 |
| JPS5863081A (ja) | 1983-04-14 |
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