JPH0736774A - メモリ管理装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＣＰＵ内部のキャッシュ，レジスタ用などの
メモリに関して、外部から自由に大きさを設定し前記メ
モリを有効活用するメモリ管理装置を提供する。 【構成】 メモリブロック100を複数の機能別のメモリ
フィールドに分割し、各メモリフィールドの情報を有す
るコントロールフィールド102と、その情報を基に外部
から入力されるアドレスを変換し、メモリのアドレスを
生成する制御回路112よりなる。これにより、複数のメ
モリフィールドを１つのメモリとして管理することがで
き、外部からその大きさを自由に設定することが可能と
なる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリ管理装置に関す
るものである。

【０００２】

【従来の技術】近年、ＣＰＵに設けられるメモリは、集
積技術の進歩により増加の傾向にあり、それらのメモリ
は各種レジスタ，キャッシュなどに利用されている。以
下、図面を参照しながら、従来のメモリ管理装置の一例
について説明する。

【０００３】図６は従来のメモリ管理装置の例で、メモ
リブロックをレジスタメモリ，キャッシュメモリとして
の使用例を示すものである。図６において、１はキャッ
シュデータ入力線、２はキャッシュメモリの制御を行う
キャッシュ制御回路、３はキャッシュメモリとして使わ
れるキャッシュメモリブロック、４はキャッシュデータ
出力線、５はキャッシュアドレス入力線、11はレジスタ
データ入力線、12はレジスタメモリの制御を行うレジス
タ制御回路、13はレジスタメモリとして使われるレジス
タメモリブロック、14はレジスタデータ出力線、15はレ
ジスタアドレス入力線である。以上のように構成された
メモリ管理装置について、その動作について説明する。

【０００４】キャッシュメモリブロック３は、キャッシ
ュ制御回路２によってデータの書き込み動作もしくは読
み出し動作を行うかを決定される。データの書き込み時
には、キャッシュデータ入力線１から入力されたデータ
をキャッシュアドレス入力線５から送られたアドレスに
従って、データをキャッシュメモリブロック３の内部に
取り込む。データの読み出し時には、同様にキャッシュ
アドレス入力線５から送られたアドレスで指定されたキ
ャッシュメモリブロック３の内部のデータをキャッシュ
データ出力線４に出力する。

【０００５】レジスタについてもキャッシュと同様の動
作を行う。レジスタメモリブロック13は、レジスタ制御
回路12によってデータの書き込み動作もしくは読み出し
動作を行うかが決定される。データの書き込み時には、
レジスタデータ入力線11から入力されたデータをレジス
タアドレス入力線15から送られたアドレスに従って、デ
ータをレジスタメモリブロック13の内部に取り込む。デ
ータの読み出し時には、同様にレジスタアドレス入力線
15から送られたアドレスで指定されたレジスタメモリブ
ロック13の内部のデータをレジスタデータ出力線14に出
力する。

【０００６】以上のように、従来のメモリ管理装置で
は、それぞれの機能別のメモリは各メモリブロックに分
かれ、各機能ごとに独立して動作する。

【０００７】

【発明が解決しようとする課題】しかしながら、上記の
ような構成のメモリ管理装置では、それぞれの機能別に
メモリサイズが固定されており、このため、メモリブロ
ックの容量が限界に達した場合などは、低速な外部メモ
リに内容を移す必要が生じ、そのためにプログラムの実
行効率が大幅に低下する。また、あるメモリブロックに
未使用なメモリが存在しても、別の機能に用いられるメ
モリであるために使用することができず、メモリ資源を
有効に活用できないという問題点があった。

【０００８】本発明は上記問題点に鑑み、メモリブロッ
クの容量の限界を緩和し、メモリ資源を有効に活用し、
実行効率の高いメモリ管理装置を提供することを目的と
する。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、本発明のメモリ管理装置は、メモリフィールドの情
報が格納されたｎ個のコントロールレコードから構成さ
れるコントロールフィールド、およびｎ個に分割される
メモリフィールドを有するメモリブロックにデータ入出
力手段を含むランダムアクセスメモリと、外部から入力
されるｎ個のアドレス情報と前記コントロールフィール
ドから前記メモリフィールドの情報を読み取り、該当す
る前記メモリブロックのメモリフィールドへのアドレス
を生成する制御回路とから構成したものである。

【００１０】

【作用】本発明は上記した構成によって、複数の機能別
のメモリフィールドを１つのメモリブロックに配置し、
それぞれのメモリフィールドの情報を有するコントロー
ルフィールドを設け、そのコントロールフィールドの情
報を基に制御回路でメモリのアドレスを生成することに
より、それぞれのメモリフィールドの大きさを自由に確
保することができ、メモリ資源を有効に活用することが
可能となる。

【００１１】

【実施例】以下、図面を参照しながら本発明のメモリ管
理装置における実施例を詳細に説明する。図１は本発明
のメモリ管理装置における第１の実施例の構成を示すも
のである。図１において、100は複数の機能別のメモリ
フィールドに分割されるメモリブロック、101はデータ
の入力手段であるデータ入力線、102は各メモリフィー
ルドの情報が複数格納されるコントロールフィールド、
103はキャッシュメモリとして使用されるキャッシュメ
モリフィールド、104はレジスタメモリとして使用され
るレジスタメモリフィールド、105はデータの出力手段
であるデータ出力線、110はキャッシュメモリのアドレ
スの入力手段であるキャッシュアドレス入力線、111は
レジスタメモリのアドレスの入力手段であるレジスタア
ドレス入力線である。

【００１２】また、図２はコントロールフィールド102
の内容を示すものであり、各メモリの情報としてメモリ
フィールドの先頭アドレスと最終アドレスを１つの単位
とした少なくとも１つ以上のコントロールレコードから
構成される。図２において、113はコントロールフィー
ルド102内のキャッシュ用のキャッシュコントロールレ
コード、114はレジスタ用のレジスタコントロールレコ
ードである。

【００１３】以上のように構成されたメモリ管理装置に
ついて、以下その動作を説明する。図１のメモリ管理装
置は制御回路112によってメモリブロック100に対してデ
ータの書き込み動作を行うか、読み出し動作を行うかが
決定される。データの書き込み時には、データ入力線10
1から入力されたデータを制御回路112から送られたアド
レスに従って、メモリブロック100内にデータを保持す
る。データの読み出し時には、制御回路112から送られ
たアドレスのデータをデータ出力線105に出力する。外
部から送られてくるアドレスは、それぞれのキャッシュ
アドレス入力線110，レジスタアドレス入力線111から制
御回路112に送られる。制御回路112は、コントロールフ
ィールド102から該当するメモリの情報を読み出す。こ
の情報は図２に示してある通り、メモリの先頭アドレス
と最終アドレスになっている。それらのメモリ情報を基
に、外部から送られてきたアドレスを変換し、コントロ
ールフィールド102に対応したキャッシュメモリフィー
ルド103、もしくはレジスタメモリフィールド104のいず
れか該当するメモリフィールドへのアドレスを生成し、
メモリブロック100に送る。メモリブロック100は制御回
路112から送られてきたアドレスを基にデータの入出力
を行う。

【００１４】以上のように第１の実施例によれば、１つ
のメモリブロック100を複数の機能別のメモリフィール
ドに分割し、１つのメモリブロック100に配置し、それ
ぞれのメモリフィールドの情報を有するコントロールフ
ィールド102を設け、コントロールフィールド102の情報
を基にメモリのアドレスを生成する制御回路を設けるこ
とにより、メモリフィールドの情報を含め、複数の異な
った機能に用いられるメモリフィールドを１つのメモリ
として管理することができ、メモリの範囲内であれば各
メモリフィールドの大きさを自由に確保することが可能
となる。また、コントロールフィールド102をメモリ上
に割り当てているために、メモリの範囲内であれば複数
のメモリフィールドの管理も可能となる。

【００１５】図３は本発明のメモリ管理装置における第
２の実施例の構成を示すものである。図３において、20
0はメモリブロック、201はデータ入力線、202はコント
ロールフィールド、203はキャッシュメモリフィール
ド、204はレジスタメモリフィールド、205はデータ出力
線、210はキャッシュアドレス入力線、211はレジスタア
ドレス入力線、212は制御回路、220はメモリブロック20
0とは別のメモリブロックに設定したコントロールメモ
リブロック、221はメモリ情報を外部から入力するコン
トロールデータ入力線である。

【００１６】以下に、その動作を説明する。第２の実施
例において、データの書き込み，読み出しの各動作につ
いては第１の実施例と同様である。コントロールメモリ
ブロック220内のコントロールフィールド202に対して
は、コントロールデータ入力線221を通してメモリ情報
が書き込まれる。制御回路212はコントロールメモリブ
ロック220内のコントロールフィールド202から該当する
メモリの情報を読み出す。このメモリ情報を基に外部か
ら送られてきたアドレスを変換し、コントロールフィー
ルド202に対応したキャッシュメモリフィールド203もし
くはレジスタメモリフィールド204のいずれか該当する
メモリフィールドへのアドレスを生成し、メモリブロッ
ク200に送る。メモリブロック200は、制御回路212から
送られてきたアドレスを基にデータの入出力を行う。

【００１７】以上のように第２の実施例によれば、複数
の異なった機能に用いられるメモリフィールドを、１つ
のメモリとして管理できる。また、そのメモリの範囲内
であれば、各メモリフィールドの大きさを自由に確保す
ることもできる。そして、コントロールフィールド202
をメモリフィールドに使用するものとは別のメモリブロ
ック上に割り当てているために、そのコントロールメモ
リブロック220の範囲内であれば、コントロールフィー
ルド202の個数を増やすことができ、その個数以内のメ
モリフィールド数の管理も可能となる。

【００１８】さらに、コントロールフィールド202が別
のメモリブロックにあるために、メモリフィールドへの
データ転送を妨げることなく、コントロールフィールド
202内のコントロールデータの入力や管理が独立して行
えるので、メモリの利用効率の向上が可能となる。

【００１９】図４は本発明のメモリ管理装置における第
３の実施例の構成を示すものである。図４において、30
1はデータ入力線、302はコントロールフィールド、303
はキャッシュメモリフィールド、304はレジスタメモリ
フィールド、305はデータ出力線、310はキャッシュアド
レス入力線、311はレジスタアドレス入力線、312は制御
回路、320はコントロールメモリブロック、321はコント
ロールデータ入力線、3001は１番目のメモリブロック、
3002は２番目のメモリブロック、300mはｍ番目のメモリ
ブロックである。

【００２０】以下、その動作を説明する。図４のメモリ
管理装置は、制御回路312によってメモリブロック300
1，3002，…… 300mのいずれかを選択し、選択したメモ
リブロックに対してデータの書き込み動作を行うか、読
み出し動作を行うかを決定する。また、データの書き込
み，読み出しの各動作については、第１の実施例と同様
である。制御回路312はコントロールフィールド302から
該当するメモリ情報を基に外部からのアドレスを変換
し、コントロールフィールド302に対応したメモリフィ
ールドを有するメモリブロックを選択し、そのメモリブ
ロック内のメモリフィールドへのアドレスを生成し、選
択されたメモリブロックに送る。選択されたメモリブロ
ックは、制御回路312から送られてきたアドレスを基に
データの入出力を行う。

【００２１】以上のように第３の実施例によれば、複数
のメモリブロックを１つのコントロールフィールド302
を設けることにより、物理上のメモリブロックに制限さ
れることなく任意の複数のメモリブロックに同一種類の
メモリを割り当てることが可能となり、また、その大き
さはメモリブロックの容量が許す限りにおいて自由に確
保でき、外部からの設定が可能となる。

【００２２】図５は本発明のメモリ管理装置における第
４の実施例の構成を示すものである。図５において、40
0はメモリブロック、402はコントロールフィールド、40
3はキャッシュメモリフィールド、404はレジスタメモリ
フィールド、406はキャッシュデータの入力手段である
キャッシュデータ入力線、407はレジスタデータの入力
手段であるレジスタデータ入力線、408はキャッシュデ
ータの出力手段であるキャッシュデータ出力線、409は
レジスタデータの出力手段であるレジスタデータ出力
線、410はキャッシュアドレス入力線、411はレジスタア
ドレス入力線、412は制御回路である。

【００２３】以下に、その動作を説明する。第４の実施
例ではデータ入出力手段が複数個用意されており、デー
タの書き込み時には、キャッシュデータ入力線406もし
くはレジスタデータ入力線407のいずれかからのデータ
を、メモリブロック400内に保持する。またデータの読
み出し時には、キャッシュデータ出力線408もしくはレ
ジスタデータ出力線409に出力する。制御回路412はメモ
リ情報を基に、いずれか一方の入出力線を選択しデータ
の入出力を行う。また、データの書き込み，読み出しの
各動作については、第１の実施例と同様である。

【００２４】以上のように第４の実施例によれば、第１
の実施例の効果に加えてデータ入出力手段を複数個用意
していることから、メモリに対して高速なデータ転送が
行える。

【００２５】なお、第１の実施例において、制御回路11
2がコントロールフィールド102から読み出す各メモリフ
ィールドに関するコントロールレコードの情報は、先頭
アドレス情報と最終アドレス情報としたが、その情報が
先頭アドレス情報とメモリサイズ情報でも構わない。ま
た、各実施例において使用されるメモリフィールドをキ
ャッシュとアドレスとしたが、これはＣＰＵ内で使用さ
れる格納領域であれば機能等を限定せずに使用すること
が可能である。

【００２６】また、第３の実施例ではコントロールフィ
ールド302は１つのコントロールメモリブロック320とし
たが、コントロールフィールド302のあるコントロール
メモリブロック320は複数個あってもよく、またメモリ
フィールドがあるメモリブロックにあってもよく、複数
のメモリブロックに複数個あってもよい。

【００２７】

【発明の効果】以上説明したように、本発明によれば、
メモリブロックを複数の機能別のメモリフィールドに分
割し、それぞれのメモリフィールドの情報を有するコン
トロールフィールドと、該コントロールフィールドの情
報を基にメモリのアドレスを生成する制御回路を設け
る。これにより、複数の機能別のメモリフィールドの大
きさを自由に確保することが可能となり、ＣＰＵ内で使
用されるキャッシュやレジスタ用などのメモリフィール
ドの大きさを外部から自由に設定することができる。こ
のことから、ＣＰＵ内部のメモリ資源を最大限に有効活
用することができ、その結果、外部メモリへのアクセス
が減少し、プログラムの実行効率が向上するという効果
を奏する。

【図面の簡単な説明】

【図１】本発明の第１の実施例におけるメモリ管理装置
の構成図である。

【図２】本実施例におけるコントロールフィールドのコ
ントロールレコードの構成を示す参考図である。

【図３】本発明の第２の実施例におけるメモリ管理装置
の構成図である。

【図４】本発明の第３の実施例におけるメモリ管理装置
の構成図である。

【図５】本発明の第４の実施例におけるメモリ管理装置
の構成図である。

【図６】従来のメモリ管理装置の構成図である。

【符号の説明】

１，406…キャッシュデータ入力線、 ２…キャッシュ
制御回路、 ３…キャッシュメモリブロック、 ４，40
8…キャッシュデータ出力線、 ５，110，210，310，41
0…キャッシュアドレス入力線、 11，407…レジスタデ
ータ入力線、12…レジスタ制御回路、 13…レジスタメ
モリブロック、 14，409…レジスタデータ出力線、 1
5，111，211，311，411…レジスタアドレス入力線、 1
00，200，3001，3002，300m，400…メモリブロック、
101，201，301…データ入力線、 102，202，302，402
…コントロールフィールド、 103，203，303，403…キ
ャッシュメモリフィールド、 104，204，304，404…レ
ジスタメモリフィールド、 105，205，305…データ出
力線、 112，212，312，412…制御回路、 113…キャ
ッシュコントロールレコード、 114…レジスタコント
ロールレコード、220，320…コントロールメモリブロッ
ク、 221，321…コントロールデータ入力線。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 メモリフィールドの情報が格納されたｎ
   個のコントロールレコードから構成されるコントロール
   フィールド、およびｎ個に分割されるメモリフィールド
   を有するメモリブロックにデータ入出力手段を含むラン
   ダムアクセスメモリと、外部から入力されるｎ個のアド
   レス情報と前記コントロールフィールドから前記メモリ
   フィールドの情報を読み取り、該当する前記メモリブロ
   ックのメモリフィールドへのアドレスを生成する制御回
   路とからなることを特徴とするメモリ管理装置。
2. 【請求項２】 メモリフィールドに用いるメモリブロッ
   クとは別のメモリブロックにコントロールフィールドを
   有することを特徴とする請求項１記載のメモリ管理装
   置。
3. 【請求項３】 ｍ個のメモリブロックと該メモリブロッ
   クのそれぞれにコントロールフィールドを有することを
   特徴とする請求項１記載のメモリ管理装置。
4. 【請求項４】 ｍ個のメモリブロックと該メモリブロッ
   クとは別のメモリブロックにコントロールフィールドを
   有することを特徴とする請求項１記載のメモリ管理装
   置。
5. 【請求項５】 ｎ個のデータ入出力手段を有するランダ
   ムアクセスメモリと、外部から入力されるアドレスの種
   類に応じた前記データ入出力手段にデータを割り当てる
   制御回路とからなることを特徴とする請求項１，２，３
   または４記載のメモリ管理装置。