JPH01222469A - 半導体記憶装置とその製造方法 - Google Patents

半導体記憶装置とその製造方法

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JPH01222469A
JPH01222469A JP63047945A JP4794588A JPH01222469A JP H01222469 A JPH01222469 A JP H01222469A JP 63047945 A JP63047945 A JP 63047945A JP 4794588 A JP4794588 A JP 4794588A JP H01222469 A JPH01222469 A JP H01222469A
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electrode
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Minoru Inoue
實 井上
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 本発明は典型的にはＩＴｒ型ＤＲＡＭのキャパシタ部の
構造及び製造方法に関し、 キャパシタ電極面積の低減と、それによるＤＲＡＭの高
集積化を目的とし、 キャパシタの誘電体膜をＴ　ａ　２０．或いはＨｆ　Ｏ
ｚから選ばれた高比誘電率材料、該高比誘電率材料皮膜
と接触する導電体層をＴｉＮとして構成する。
該ＴｉＮ層はキャパシタの電極或いはポリＳｉと’ｒａ
ｚｏｓの反応を防止するバリヤ膜として機能し、更に、
基板側の電極をＷの選択成長で形成する製造方法に於い
ては、該Ｗ層が厚く形成されて、上層のカバレッジが改
善される。
〔産業上の利用分野〕
本発明は典型的には１トランジスタ型のダイナミックメ
モリ装置（Ｄ　ＲＡ　Ｍ）に関わり、特にそのキャパシ
タの構造及び製造方法に関わる。
１個のＭＯＳトランジスタと１個のキャパシタで構成さ
れるＤＲＡＭは高集積化が最も進んでいるＩＣの１つで
あって、１Ｍビットのメモリ装置が実用に供されつつあ
り、更に４Ｍビット、１６ＭビットのＩＣが開発される
のも遠い将来ではないと見られている。
高集積化は素子の微細化を伴うものであり、１Ｔｒ型Ｄ
ＲＡＭではキャパシタを如何に小型化するかが微細化の
最重要点である。何となれば、キャパシタの静電容量が
小になるとソフトエラーが発生し易くなり、記憶内容に
信顛性を欠くことになるので、容量値を減少させること
なく小型化することが要求されるからである。
かかる事情は、複数のトランジスタとキャパシタから成
るメモリセルに於いても同様である。
〔従来の技術〕
このような相客れない要求を満たす方策として従来開発
されてきたのは、トレンチ型のように基板面に垂直な面
を利用してキャパシタを形成する技術である。即ち、基
板面内の占有面積を小にして且つ電極面積を増すべく、
利用可能な面を深さ方向に得ようとするもので、ＲＩＥ
のような異方性エツチング技術の進歩によって現実化し
たものである。
しかしながら、更に集積密度を向上させるためには、こ
のような形状の改善のみでは十分でなく、他の方策を併
用しなければならない。
そこで考えられるのは、キャパシタの誘電体膜に比誘電
率の大きい材料を用いることによって、電極面積を縮小
することである。通常のＤＲＡＭの誘電体膜はＳｉＮと
ＳｉＯ□を組み合わせたものであるが、これを同じ厚さ
の酸化タンタル（Ｔａミオ、）に替えることができれば
、比誘電率は略Ｓ倍であるから、電極面積を約１１５に
減することが可能となる。ＴａｚＯｓと同じように比誘
電率の大きい材料にＨｆ　Ｏｚがある。
現実にはＴａ、Ｏ３はＳｉｎｇはどの良好な絶縁性を持
たず、膜厚を大にすることが必要なため、電極面積が上
記数値はど低減されることは期待できない状況にある。
〔発明が解決しようとする課題〕
Ｔａ、Ｏ，をキャパシタの誘電体膜として利用しようと
する場合、絶縁性が十分でない点以外にも、Ｓｔとの反
応を抑制することについての配慮が必要である。Ｔ　ａ
　ｚ　Ｏｓは比較的安定な物質であるが、Ｓｉのような
アクティブな物質でキャパシタの電極を形成すると、徐
々に反応が進行して絶縁耐力が低下する。従って第４図
に示されるように、通常のＤＲＡＭキャパシタの誘電体
膜をＴａ、Ｏ，に変更するだけでは良好なりＲＡＭを実
現することはできない。該図で１はＭＯＳトランジスタ
、２及び４はキャパシタの電極であってここではポリＳ
ｉ、３はＴ　ａ　ｔ　Ｏｓ誘電体膜である。
また、ＴａｚＯｓ膜は通常スパッタリングによって堆積
形成されるが、このＴａ、０．膜は被覆性が悪く、ＤＲ
ＡＭのキャパシタのように起伏の大きい表面に被着しな
ければならない場合には、十分な絶縁性を得ることが困
難である。このような事情はＨｆ　Ｏｚでも同様である
。
本発明の目的は、高比誘電率材料を誘電体膜とし、ポリ
Ｓｉを電極材料とする場合にも、Ｓｔとの反応が進行す
ることのないＤＲＡＭキャパシタを提供することであり
、他の目的は、高比誘電率材料を誘電体膜として被着形
成すべき表面の起伏を低減して、被覆性の十分でない材
料でも絶縁性の良好なりＲＡＭキャパシタの製造方法を
提供することである。
〔課題を解決するための手段〕
上記目的を達成するため本発明のＤＲＡＭキャパシタは
、 その誘電体膜は酸化タンタル或いは酸化ハフニウムから
選ばれた高誘電材料皮膜であり、該キャパシタの多結晶
或いは単結晶シリコン電極と前記酸化タンタル誘電体膜
との間に窒化チタン皮膜を介在させて成る構造を採って
いる。
また、キャパシタの一方の電極をＷ或いはＳｉ添加Ｗの
ような高融点金属とする場合の製造方法では、ＣＶＤ法
によってＳｉ基板面にＷ或いはＳｉ添加Ｗを選択堆積し
、高誘電率材料を堆積すべき部分の起伏を低減すること
が行われる。
〔作　用〕
５ｔＪｉｉと酸化タンタル或いは酸化ハフニウムとの間
に設けられた窒化チタン膜はバリヤ膜として機能し、両
者の反応を抑止する。また、Ｗの選択ＣＶＤ堆積は、Ｓ
ｉ基板面が露出した部分のような窪みに対して行われる
ので、その部分の起伏を軽減し、被覆性の悪い材料を堆
積した場合にも厚みの不均一が生じ難くなる。
〔実施例〕
第１図は本発明の素子の第１の実施例を示す断面模式図
で、１はＭＯＳトランジスタ部分、２及び４はポリＳｉ
電極、３はＴａ２０ｇ膜である。第４図のＤＲＡＭと異
なるのは上下のポリＳｉ電極とＴａ、Ｏ，膜の間に夫々
Ｔ　ｉ　Ｎの薄膜５が介在する点である。
このようにポリＳｉ［とＴａ、Ｏ，膜との間にＴｉＮの
薄膜を介在させると、ＴｉＮ膜がバリヤとなってＳｉと
Ｔａ、０．の反応を抑止するため、誘電体膜の耐圧が低
下せず、信顛性の高いものとなる。
Ｔａ、Ｏ，の膜厚は１５０〜２００人程度、ＴｉＮ薄膜
は５００〜１０００人でバリヤとしての効果を示す。
ポリＳｉ層の厚さは３０００〜４０００人である。Ｔａ
、０３の比誘電率が大であり、従来の素子と同容量に形
成する場合には素子面積は減することが出来る。
第２図は本発明の素子の第２の実施例を示す断面模式図
で、１がＭＯＳトランジスタである点は第１図のものと
同じである０本実施例ではＳｉ基板にコンタクトする下
側電極はＴｉ層６であり、Ｔａ、Ｏ，膜３との間にＴｉ
Ｎの薄膜５が設けられている。キャパシタの上側電極は
ＴｉＮの薄膜５より厚く形成されたＴｉＮ層５′である
。ＴｉＮの比抵抗は１００μΩ国程度であり、通常のポ
リＳｉより簿（形成して同程度の導電率とすることがで
き、表面の平坦性を若干改善することが出来る。
第３図は本発明の製造方法によって形成されたＤＲＡＭ
素子の構造を示す断面模式図である。以下該素子の製造
方法を説明するが、ＭＯＳトランジスタの部分は通常と
同じ製造方法であるからキャパシタ部分の製造方法のみ
を説明する。
ＭＯ３Ｉ−ランジスタのＳ／Ｄでもあるキャパシタ領域
７の表面の絶縁膜を除去し、６弗化タングステンとモノ
シラン（ＷＦ４＋Ｓ　ｉ　Ｈａ）を原料としＨｚをキャ
リヤガスとするＣＶＤ処理を行う、このＣＶＤではＳｉ
面が露出した部分のみにＳｔ添加Ｗが選択的に堆積する
ので、キャパシタ領域７上の窪みは堆積するＷＪｔｉ８
で充填される。このＳｉ添添加層層３０００人程度０厚
さに堆積することが可能で、これがキャパシタの下側電
極となる。
以下公知の堆積法によってＴｉＮの薄膜５、誘電体膜で
あるＴａｚＯ，膜３、キャパシタの上側電極であるＴｉ
Ｎ層５′を形成すれば、第３図の構造の素子が出来上が
る。
該実施例の製造方法によって形成されたＤＲＡＭ素子で
は、Ｔａｘｅｓ膜が比較的起伏の少ない面に堆積される
ことからカバレッジの問題が軽減され、より薄い皮膜と
することが出来る。従ってキャパシタの静電容量を大に
するか、或いはキャパシタの面積を低減・することが可
能である。
〔発明の効果〕
以上説明したように本発明のＤＲＡＭ素子は、公知の素
子に比べ、より小さい素子面積で同容量のキャパシタを
有することになる。また、本発明のＤＲＡＭ素子の製造
方法によれば、公知のＤＲＡＭ素子よりも小型のＤＲＡ
Ｍ素子が実現する。
【図面の簡単な説明】
第１図は第１の実施例の素子の構造を示す断面模式図、 第２図は第２の実施例の素子の構造を示す断面模式図、 第３図は本発明の製造方法による素子の構造を示す断面
模式図、 第４図は公知の素子の構成材料を変更したＤＲＡＭ素子
の断面模式図 であって、 図に於いて １はＭＯ３Ｔｒ部分、 ２．４はポリＳｉ層、 ３はＴａ２０５膜、 ５はＴｉＮ薄膜、 ５′はＴｉＮ層、 ６はＴｉ層、 ７はキャパシタ領域、 ８はＷ層 である。 第１の実施例の素子の構造を示す断面模式図第１図 第２の実施例の素子の構造を示す断面模式図第２図 １　　ＭＯ５Ｔｒ部分 本発明の製造方法による素子の構造を示す断面模式図第
３図 Ｉ　　ＭＯＳＴｒ部分 公知の素子の構成材料を変更したＤＲＡＭ素子の断面模
式図第４図

Claims (3)

    【特許請求の範囲】
  1. （１）ＭＯＳトランジスタとキャパシタで構成される半
    導体記憶装置に於いて、 前記キャパシタの誘電体膜は酸化タンタル或いは酸化ハ
    フニウムから選ばれた高比誘電率材料皮膜であり、 該キャパシタの多結晶或いは単結晶シリコン電極と前記
    高比誘電率誘電体膜との間に窒化チタン皮膜を介在させ
    て成ることを特徴とする半導体記憶装置。
  2. （２）ＭＯＳトランジスタとキャパシタで構成される半
    導体記憶装置に於いて、 前記キャパシタの誘電体膜は酸化タンタル或いは酸化ハ
    フニウムから選ばれた高誘電材料皮膜であり、 該キャパシタの一方の電極は窒化チタンであり、他方の
    電極は高融点金属であって、 該高融点金属電極と前記高比誘電率材料皮膜との間に窒
    化チタン皮膜を介在させて成ることを特徴とする半導体
    記憶装置。
  3. （３）ＭＯＳトランジスタとキャパシタで構成される半
    導体記憶装置の前記キャパシタが形成される領域のシリ
    コン基板上に、 選択ＣＶＤ法によりタングステンを主成分とする層を堆
    積した後、 窒化チタン皮膜、前記高比誘電率材料皮膜を順次被着し
    てパターニングし、 更に窒化チタン電極層を堆積する工程を包含することを
    特徴とする半導体記憶装置の製造方法。
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