JPH01228176A - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
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- JPH01228176A JPH01228176A JP5361788A JP5361788A JPH01228176A JP H01228176 A JPH01228176 A JP H01228176A JP 5361788 A JP5361788 A JP 5361788A JP 5361788 A JP5361788 A JP 5361788A JP H01228176 A JPH01228176 A JP H01228176A
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- JP
- Japan
- Prior art keywords
- region
- active layer
- insulating film
- effect transistor
- gate electrode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、ソース、ドレイン領域とり１作層領域間に設
けられる中間濃度層領域の改良を図ったＬＤＤＪｆｆｌ
造のＦＥＴに関する。
けられる中間濃度層領域の改良を図ったＬＤＤＪｆｆｌ
造のＦＥＴに関する。
（従来の技術）
近年スーパーコンピューターや高周波を用いた通信機器
には、高速に動作する電界効果トランジスタが用いられ
ている。この電界効果トランジスタ（ＦＥＴ）の動作速
度は一般に次に示す遮断周波数（ｆｔ）で評価される。
には、高速に動作する電界効果トランジスタが用いられ
ている。この電界効果トランジスタ（ＦＥＴ）の動作速
度は一般に次に示す遮断周波数（ｆｔ）で評価される。
Ｒ８はゲート・ソース間抵抗、ｃｇはゲート容量である
。またｇｍｏ は真性コンダクタンスであって、これが
引き出しうる最大性能であり、Ｒ３と相まって相互コン
ダクタンス（ｇ、）を決める。この（」〕式から判る様
にＲ８を小さくするかあるいは、Ｃにを小さくすれば、
ｆＴを高める事が可能である。第５図は、この様に評価
されるＦＥＴのうち、ＧａＡｓを母材とし、微細化に優
れたＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒ
ａｉｎ）構造のショットキー接合型Ｆ Ｅ Ｔ （ＭＥ
ＳＦＥＴ）を示す図である。
。またｇｍｏ は真性コンダクタンスであって、これが
引き出しうる最大性能であり、Ｒ３と相まって相互コン
ダクタンス（ｇ、）を決める。この（」〕式から判る様
にＲ８を小さくするかあるいは、Ｃにを小さくすれば、
ｆＴを高める事が可能である。第５図は、この様に評価
されるＦＥＴのうち、ＧａＡｓを母材とし、微細化に優
れたＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒ
ａｉｎ）構造のショットキー接合型Ｆ Ｅ Ｔ （ＭＥ
ＳＦＥＴ）を示す図である。
（５２）はｎ型ＧａＡｓの動作層領域であり、その両側
には、ｎ＋型ＧａＡｓのソース及びドレイン領域（５６
） 。
には、ｎ＋型ＧａＡｓのソース及びドレイン領域（５６
） 。
（５７）が設けられている。またこれら動作層領域（５
２）とソース領域（５６）あるいはドレイン領域（５７
）との間には、ソース、ドレイン領域（５６） 、 （
５７）と動作層領域（５２）との中間の不純物濃度を有
する中間濃度層領域（５４）、 （５５）が設けられて
いる。さらに、動作層領域（５２）上には、これとショ
ットキー接合をなす窒化タングステンのゲート電極（５
３）が設けられている。ここで、動作層領域（５２）の
幅（ｗｌ）は中間濃度層領域の幅（ｗ２）に比べ狭く作
られる。ここで動作層領域（５２）の幅（す、）と中間
濃度層領域（５５）の幅（ｗ２）は夫々別のイオン注入
マスクで以下この問題を説明する。
２）とソース領域（５６）あるいはドレイン領域（５７
）との間には、ソース、ドレイン領域（５６） 、 （
５７）と動作層領域（５２）との中間の不純物濃度を有
する中間濃度層領域（５４）、 （５５）が設けられて
いる。さらに、動作層領域（５２）上には、これとショ
ットキー接合をなす窒化タングステンのゲート電極（５
３）が設けられている。ここで、動作層領域（５２）の
幅（ｗｌ）は中間濃度層領域の幅（ｗ２）に比べ狭く作
られる。ここで動作層領域（５２）の幅（す、）と中間
濃度層領域（５５）の幅（ｗ２）は夫々別のイオン注入
マスクで以下この問題を説明する。
この構造のゲート容量Ｃｇは本来の容量Ｃｇｎ及びＣｇ
＝Ｃｇｎ ＋ Ｃｚｔｌ□＋Ｃｇｔ１２ ＋ ２Ｃｇｆ
ｗ＋４Ｃｇｃｎ’・・・ ■Ｃｇｆ ＝ Ｃｇｆｊｔ
＋ Ｃｇｔｌｚ ＋ ２Ｃｇｔｄ ＋ ４Ｃｇｆｎ’
”’ ■即ち、Ｃｇは第５図（ａ）に示すよう
に動作層領域（５２）に接するゲート電極部の容量Ｃｇ
ｎ と、ゲート電極（５３）と中間濃度層領域（５４）
、 （５５）間の容量つまり、ゲート電極（５３）と
中間濃度層領域の各部（５４□）、（５４□）、（５４
，）（５５，）、（５５，）、（５５，）間の容量Ｃｇ
ｆｎ’ ｗ ＣｇｔＷｔ Ｃｇｆｎ’ ｔ Ｃｇｆｎ’
＋ ＣｇｔＷｔ Ｃｇｆｎ’及びその他の容量ｃｇｔ
ｘｘ ｅ Ｃｇｆｊｚとから成る。Ｃに。以外の容量は
ゲート浮遊容ｆｆｌ（Ｃｇｒ）として■式で表されるが
このｃｇｔのうち動作層領域（５２）と接する事なくＲ
３の低減にも寄与しない中間濃度層領域（５４）。
＝Ｃｇｎ ＋ Ｃｚｔｌ□＋Ｃｇｔ１２ ＋ ２Ｃｇｆ
ｗ＋４Ｃｇｃｎ’・・・ ■Ｃｇｆ ＝ Ｃｇｆｊｔ
＋ Ｃｇｔｌｚ ＋ ２Ｃｇｔｄ ＋ ４Ｃｇｆｎ’
”’ ■即ち、Ｃｇは第５図（ａ）に示すよう
に動作層領域（５２）に接するゲート電極部の容量Ｃｇ
ｎ と、ゲート電極（５３）と中間濃度層領域（５４）
、 （５５）間の容量つまり、ゲート電極（５３）と
中間濃度層領域の各部（５４□）、（５４□）、（５４
，）（５５，）、（５５，）、（５５，）間の容量Ｃｇ
ｆｎ’ ｗ ＣｇｔＷｔ Ｃｇｆｎ’ ｔ Ｃｇｆｎ’
＋ ＣｇｔＷｔ Ｃｇｆｎ’及びその他の容量ｃｇｔ
ｘｘ ｅ Ｃｇｆｊｚとから成る。Ｃに。以外の容量は
ゲート浮遊容ｆｆｌ（Ｃｇｒ）として■式で表されるが
このｃｇｔのうち動作層領域（５２）と接する事なくＲ
３の低減にも寄与しない中間濃度層領域（５４）。
（５５）の各部分（５４，）、（５４３）、（５５，）
、（５５３）の４ＣＡｆｎ’（４倍のＣｒｇｔｎ’ ）
が存在する。第５図（ｂ）に、種々のゲート長に対する
各容量成分を示す。この図から判る様にこの４Ｃに、。
、（５５３）の４ＣＡｆｎ’（４倍のＣｒｇｔｎ’ ）
が存在する。第５図（ｂ）に、種々のゲート長に対する
各容量成分を示す。この図から判る様にこの４Ｃに、。
′（斜線部分）は、ゲート長（Ｌ（４）が短くなってＭ
ＥＳＦＥＴが微細化されるに従い、Ｃに内で大きな割合
を占める様になり、ＭＥＳＦＥＴの高速性の大きな支障
となって来る。
ＥＳＦＥＴが微細化されるに従い、Ｃに内で大きな割合
を占める様になり、ＭＥＳＦＥＴの高速性の大きな支障
となって来る。
（発明が解決しようとする課題）
従来の電界効果トランジスタは、Ｃｇの低下を十分に図
る事ができず、高速性に支障をきたしていた。
る事ができず、高速性に支障をきたしていた。
本発明は上記問題点に鑑みなされたもので、ｃｇを低下
させて高速性に適した電界効果トランジスタを提供する
事を目的とする。
させて高速性に適した電界効果トランジスタを提供する
事を目的とする。
さらに、この様な電界効果トランジスタを容易に形成す
る事シ可能な製造方法を提供する。
る事シ可能な製造方法を提供する。
（課題を解決するための手段）
本発明は化合物半導体層表面に間隔を開けて形成され、
高濃度の不純物を含むソース領域及びドレイン領域と、
前記ソース領域及び前記ドレイン領域の間に両領域と接
することなく形成され、前記ソース領域及び前記ドレイ
ン領域よりも不純物濃度が低い動作層領域と、この動作
層領域上に設けられたゲート電極と、前記動作層領域と
前記ソース領域、ドレイン領域との間に夫々設けられた
、不純物濃度が前記動作層領域より高く前記ソース領域
、ドレイン領域より低く、かつ前記動作層領域のチャネ
ル幅方向の幅と等しいか或いはそれ以下のチャネル幅方
向の幅を有する第１及び第２の中間濃度層領域とを具備
する事を特徴とする電界効果トランジスタを提供する。
高濃度の不純物を含むソース領域及びドレイン領域と、
前記ソース領域及び前記ドレイン領域の間に両領域と接
することなく形成され、前記ソース領域及び前記ドレイ
ン領域よりも不純物濃度が低い動作層領域と、この動作
層領域上に設けられたゲート電極と、前記動作層領域と
前記ソース領域、ドレイン領域との間に夫々設けられた
、不純物濃度が前記動作層領域より高く前記ソース領域
、ドレイン領域より低く、かつ前記動作層領域のチャネ
ル幅方向の幅と等しいか或いはそれ以下のチャネル幅方
向の幅を有する第１及び第２の中間濃度層領域とを具備
する事を特徴とする電界効果トランジスタを提供する。
また、化合物半導体層表面に絶縁膜を堆積する工程と、
該絶縁膜を前記半導体層表面が露出するまで除去し、フ
ィールド絶縁膜に形成する工程と、該フィールド絶縁膜
に自己整合し動作層となる低濃度不純物層を前記半導体
層に形成する工程と、該低濃度不純物層上に設けられ、
該低濃度不純物層表面を２つの領域に分けるゲート電極
を形成する工程と、該ゲート電極及び前記フィールド絶
縁膜に自己整合する第１、第２の中間濃度不純物層をゲ
ート電極の両側に形成する工程と、前記ゲート電極に自
己整合する絶縁物のサイドウオールを形成する工程と、
該サイドウオール、前記ゲート電極及び前記フィールド
絶縁膜に自己整合する、前記第１、第２の中間不純物層
より高不純物濃度のソース領域及びドレイン領域を形成
する工程とを具備する事を特徴とする電界効果トランジ
スタの製造方法を提供する。
該絶縁膜を前記半導体層表面が露出するまで除去し、フ
ィールド絶縁膜に形成する工程と、該フィールド絶縁膜
に自己整合し動作層となる低濃度不純物層を前記半導体
層に形成する工程と、該低濃度不純物層上に設けられ、
該低濃度不純物層表面を２つの領域に分けるゲート電極
を形成する工程と、該ゲート電極及び前記フィールド絶
縁膜に自己整合する第１、第２の中間濃度不純物層をゲ
ート電極の両側に形成する工程と、前記ゲート電極に自
己整合する絶縁物のサイドウオールを形成する工程と、
該サイドウオール、前記ゲート電極及び前記フィールド
絶縁膜に自己整合する、前記第１、第２の中間不純物層
より高不純物濃度のソース領域及びドレイン領域を形成
する工程とを具備する事を特徴とする電界効果トランジ
スタの製造方法を提供する。
（作用）
第１及び第２の中間濃度層領域の幅を動作層領域の幅と
同じかもしくは小さくして動作層領域からつき出ない様
にしているので、ＩＩＪ作層領域上に設けられるゲート
電極とこれらの中間濃度層領域との向い合う領域が小さ
べなり、これらの間に存在するゲート浮遊容量のうち、
４０に！、′を低減する事ができる。
同じかもしくは小さくして動作層領域からつき出ない様
にしているので、ＩＩＪ作層領域上に設けられるゲート
電極とこれらの中間濃度層領域との向い合う領域が小さ
べなり、これらの間に存在するゲート浮遊容量のうち、
４０に！、′を低減する事ができる。
また、動作層領域及びソース・ドレイン領域は、同じフ
ィールド絶縁膜と自己整合して形成されるので、これら
の領域は同一の幅で容易に形成されつる。
ィールド絶縁膜と自己整合して形成されるので、これら
の領域は同一の幅で容易に形成されつる。
（実施例）
本発明の詳細を実施例によって説明する。
第１図は、本発明の第１の実施例に係るＧａＡｓのＭＥ
ＳＦＥＴを示す図である。第１図（ａ）にその平面図を
、またこの図のＡ−Ａ’断面を第１図（ｂ）に示した。
ＳＦＥＴを示す図である。第１図（ａ）にその平面図を
、またこの図のＡ−Ａ’断面を第１図（ｂ）に示した。
半絶縁性のＧａＡｓ基板（１１）に幅１ＩＩｎｉ ＋長
さＬｇのｎ型ＧａＡｓの動作層領域（１２）が設けられ
、この上にはこれと同じ長さ（Ｗｎ、）で窒化タングス
テンのゲートｆｔＪ、極（１３２）が形成されており、
動作層領域とシミツトキー接合を成している。ここでは
、ドレイン電極の流れる方向を動作層領域の長さ方向、
ゲート電極の長手方向（チャネル幅方向）を動作層領域
の幅方向とした。この動作層領域（１２）の両側には、
ｎ十型ＧａＡｓのソース領域（１６）及びドレイン領域
（１７）が設けられている。さらに、動作層領域（１２
）とソース領域（１６）、ドレイン領域（１７）間には
こ九らの領域に共に接しかつ、動作層領域（１２）とソ
ース領域（１６）、ドレイン領域（１７）との中間の不
純物濃度を有する第１の中間濃度層領域（１４）、第２
の中間濃度層領域（１５）が設けられている。 （３３
）はＳｉＯ□のサイドウオールである。これら第１及び
第２の中間濃度層領域（１４）、（１５）の幅（Ｗｎ２
）は動作層領域（１２）の幅（Ｗｎ２）と同じにしであ
る。 （１８）は絶縁層例えば５ｉｎ２であり、（１９
） 、 （２０）はソース・ドレイン領域（１６）、
（１７）と夫々オーミック接触するＡｕＧｅのソース・
ドレイン電極である。
さＬｇのｎ型ＧａＡｓの動作層領域（１２）が設けられ
、この上にはこれと同じ長さ（Ｗｎ、）で窒化タングス
テンのゲートｆｔＪ、極（１３２）が形成されており、
動作層領域とシミツトキー接合を成している。ここでは
、ドレイン電極の流れる方向を動作層領域の長さ方向、
ゲート電極の長手方向（チャネル幅方向）を動作層領域
の幅方向とした。この動作層領域（１２）の両側には、
ｎ十型ＧａＡｓのソース領域（１６）及びドレイン領域
（１７）が設けられている。さらに、動作層領域（１２
）とソース領域（１６）、ドレイン領域（１７）間には
こ九らの領域に共に接しかつ、動作層領域（１２）とソ
ース領域（１６）、ドレイン領域（１７）との中間の不
純物濃度を有する第１の中間濃度層領域（１４）、第２
の中間濃度層領域（１５）が設けられている。 （３３
）はＳｉＯ□のサイドウオールである。これら第１及び
第２の中間濃度層領域（１４）、（１５）の幅（Ｗｎ２
）は動作層領域（１２）の幅（Ｗｎ２）と同じにしであ
る。 （１８）は絶縁層例えば５ｉｎ２であり、（１９
） 、 （２０）はソース・ドレイン領域（１６）、
（１７）と夫々オーミック接触するＡｕＧｅのソース・
ドレイン電極である。
この構造のＭＥＳＦＥＴでゲート長（Ｌ（４）及びゲー
ト幅（ｗ（４）を種々変化させた物を形成し、Ｃにを？
１１１定した結果が第２図の実線（２１，Ｌ （２１，
）である。比較の為に第５図に示した従来構造のＭＥＳ
ＦＥＴのＣにを破線（２２１）、（２２２）で示す。
ト幅（ｗ（４）を種々変化させた物を形成し、Ｃにを？
１１１定した結果が第２図の実線（２１，Ｌ （２１，
）である。比較の為に第５図に示した従来構造のＭＥＳ
ＦＥＴのＣにを破線（２２１）、（２２２）で示す。
第２図（ａ）はゲート電極の幅ｗにを５．０．一定に保
った場合、第２図（ｂ）はゲート電極の畏さＬｇを１．
０１一定に保った場合である。縦軸には、Ｃにに対する
ｃｇｔの割合を示している。この図から判る様に、ゲー
ト電極の幅方向、長さ方向いずれの方向に微細化を行っ
ても、Ｃにｆの低減化が図られる。
った場合、第２図（ｂ）はゲート電極の畏さＬｇを１．
０１一定に保った場合である。縦軸には、Ｃにに対する
ｃｇｔの割合を示している。この図から判る様に、ゲー
ト電極の幅方向、長さ方向いずれの方向に微細化を行っ
ても、Ｃにｆの低減化が図られる。
動作層領域の中間濃度層領域の幅の差については、Ｒ８
を増加させる事なくＣｇを最小にする為に、第１．第２
の中間濃度層領域の幅は動作層領域の幅と同一の方が好
ましい。また動作層領域の輻よりも０．３．小さくなっ
ても、Ｒ８の増加分よりもｃｇの低下の方が大きく、ｆ
Ｔを大きく向上させる事ができる。このＣｇの低下に共
ってｆＴも向上させる事ができる。
を増加させる事なくＣｇを最小にする為に、第１．第２
の中間濃度層領域の幅は動作層領域の幅と同一の方が好
ましい。また動作層領域の輻よりも０．３．小さくなっ
ても、Ｒ８の増加分よりもｃｇの低下の方が大きく、ｆ
Ｔを大きく向上させる事ができる。このＣｇの低下に共
ってｆＴも向上させる事ができる。
次に、本発明の第２の実施例としてこのＭＥＳＦＥＴの
製造方法を第３図によって説明する。
製造方法を第３図によって説明する。
先ず、半絶縁性のＧａＡｓ層（１１）上に酸化膜（３１
，）例えばＳｉＯ□を常圧ＣＶＤ法により６０００人堆
積する（第３図（ａ））。
，）例えばＳｉＯ□を常圧ＣＶＤ法により６０００人堆
積する（第３図（ａ））。
次に、酸化膜（３１，）上にレジストを１μｓの厚さで
設け、これをパターニングしてマスク（３２，）を形成
し、このマスク（３２，）上から反応性イオンエツチン
グを行って、ＧａＡｓ層（１１）表面を露出させる。
設け、これをパターニングしてマスク（３２，）を形成
し、このマスク（３２，）上から反応性イオンエツチン
グを行って、ＧａＡｓ層（１１）表面を露出させる。
この時ＭＥＳＦＥＴの大きさを決めるフィールド絶縁膜
（３１□）が形成される。フィールド絶縁膜は第１図の
８．ｂ、Ｑ、ｄ で規定された矩形開口を持っている
。その後、ＳｉイオンをドーＸ −Ｑ １．８ Ｘ １
０” ｃｘａ−”加速電圧５０ｋｅＶにて注入して動作
層領域となる低濃度不純物層（１２，）を形成する（第
３図（ｂ））。
（３１□）が形成される。フィールド絶縁膜は第１図の
８．ｂ、Ｑ、ｄ で規定された矩形開口を持っている
。その後、ＳｉイオンをドーＸ −Ｑ １．８ Ｘ １
０” ｃｘａ−”加速電圧５０ｋｅＶにて注入して動作
層領域となる低濃度不純物層（１２，）を形成する（第
３図（ｂ））。
さらに、マスク（３２，）を除去して、再び全面にレジ
スト（３Ｚａ）を１．５ｔＩ！ａ塗布しりフトオフのた
めにゲート電極を設ける部分をこのレジスト（３２，）
に対して開孔しておく。この後全面に窒化タングステン
膜（１３，）を３０００人厚蒸以下堆積させて低濃度不
純物層（１２，）上にゲート電極（１３，）を形成する
（第３図（Ｃ））。
スト（３Ｚａ）を１．５ｔＩ！ａ塗布しりフトオフのた
めにゲート電極を設ける部分をこのレジスト（３２，）
に対して開孔しておく。この後全面に窒化タングステン
膜（１３，）を３０００人厚蒸以下堆積させて低濃度不
純物層（１２，）上にゲート電極（１３，）を形成する
（第３図（Ｃ））。
次いで、レジスト（３２２）を除去した後、このゲート
電極（１３□）及びフィールド絶縁膜（３１，）をマス
クにして、Ｓｉイオンをドーズ量７Ｘ１０”備−２，加
速電圧５０ｋｅＶにて注入し、中間濃度不純物層（１４
，）。
電極（１３□）及びフィールド絶縁膜（３１，）をマス
クにして、Ｓｉイオンをドーズ量７Ｘ１０”備−２，加
速電圧５０ｋｅＶにて注入し、中間濃度不純物層（１４
，）。
（ｔＳｌ）を形成する（第３図（ｄ））。
その後、絶縁膜例えば５ｉＯＮ膜をプラズマＣＶＤにて
５０００人厚形成し、反応性イオンエツチングで全面エ
ツチングすることによりエッチバックを行って自己整合
的にサイドウオール（３３） 、 （３４）を設ける。
５０００人厚形成し、反応性イオンエツチングで全面エ
ツチングすることによりエッチバックを行って自己整合
的にサイドウオール（３３） 、 （３４）を設ける。
このサイドウオール（３３）、（３４） 、ゲート電極
（１３ａ）及び周辺絶縁膜（３１２）をマスクとしてＳ
ｉイオンを再びドーズＱ ３ Ｘ １０１３ａ１−２、
加速電圧１２０ｋｅＶにて注入し、高濃度不純物層（１
６１）、 （１７，）を形成する（第３図（ｅ））。
（１３ａ）及び周辺絶縁膜（３１２）をマスクとしてＳ
ｉイオンを再びドーズＱ ３ Ｘ １０１３ａ１−２、
加速電圧１２０ｋｅＶにて注入し、高濃度不純物層（１
６１）、 （１７，）を形成する（第３図（ｅ））。
最後に、温度８００℃９時間２０分にてＡｓｔｌ、ガス
を用いたキャップレスアニールを行い、動作層領域（１
２□）、第１及び第２の中間濃度層領域（１４２）。
を用いたキャップレスアニールを行い、動作層領域（１
２□）、第１及び第２の中間濃度層領域（１４２）。
（１５□）、ソース・ドレイン領域（１６，）、（１７
□）を夫々形成する。この時ゲート電極（１３□）は動
作層領域（１２□）と良好にショットキー接合する。こ
の状態で、ＡｕＧｅ合金のソース・ドレイン電極（１９
）、（２０）をリフトオフ法によって設ける（第３図（
ｆ））。
□）を夫々形成する。この時ゲート電極（１３□）は動
作層領域（１２□）と良好にショットキー接合する。こ
の状態で、ＡｕＧｅ合金のソース・ドレイン電極（１９
）、（２０）をリフトオフ法によって設ける（第３図（
ｆ））。
ここではイオン注入した後最後にまとめて熱処理したが
、イオン注入毎に熱処理を行っても差し支えない、また
ここではフィールド絶縁膜に自己整合する絶縁層（３４
）を載置した。この際、絶縁層（３４）により段差が緩
和され、これらの電極は段切れが発生しにくくなる。
、イオン注入毎に熱処理を行っても差し支えない、また
ここではフィールド絶縁膜に自己整合する絶縁層（３４
）を載置した。この際、絶縁層（３４）により段差が緩
和され、これらの電極は段切れが発生しにくくなる。
以上の方法によってＭＥＳＦＥＴを形成する場合、フィ
ールド絶縁膜（３１□）をマスクとするイオン注入法に
より、動作層領域（１２□）、第１及び第２の中間濃度
層領域（１４２）、（１５２）は形成される。従って。
ールド絶縁膜（３１□）をマスクとするイオン注入法に
より、動作層領域（１２□）、第１及び第２の中間濃度
層領域（１４２）、（１５２）は形成される。従って。
これらの領域の幅を容易に同一とする事ができる。
本発明の第３の実施例として、先に説明した手順とは別
の手法で同様のＦＥＴを形成する方法を説明する。
の手法で同様のＦＥＴを形成する方法を説明する。
第４図は、ＭＥＳＦＥＴの製造工程順の断面図である。
第３図と同じ物は同符号で示した。
先ず、ＧａＡｓ層（１１）上に第２の実施例同様に、絶
縁膜例えばＳｉｎ、を形成し、さらにこの全面にレジス
トを１μｓ塗布した後、パターニングを行う。そして、
レジストと下地の密着の為のポストベーフを通常より高
い温度例えば１５０℃で行って、レジストの角を取った
マスク（３２，）を形成する（第４図（ａ））。
縁膜例えばＳｉｎ、を形成し、さらにこの全面にレジス
トを１μｓ塗布した後、パターニングを行う。そして、
レジストと下地の密着の為のポストベーフを通常より高
い温度例えば１５０℃で行って、レジストの角を取った
マスク（３２，）を形成する（第４図（ａ））。
このマスク（３２，）上からＣＦ、ガスを用い、圧力１
０Ｐｇ、流量２０ｃｃ／ｓｉｎ選択比（垂直方向のエツ
チング速度／水平方向のエツチング速度）２で絶縁膜（
３１□）を反応性イオンエツチングする。
０Ｐｇ、流量２０ｃｃ／ｓｉｎ選択比（垂直方向のエツ
チング速度／水平方向のエツチング速度）２で絶縁膜（
３１□）を反応性イオンエツチングする。
この様にしてフィールド絶縁膜（３１，）は側面の断面
が下に向って傾斜し、底が広がった形状ととなる。その
後、第２の実施例同様にイオン注入を行って低濃度不純
物層（１２，）を形成する１次に、マスク（３２，）を
除去した後、全面にゲート金属（４２）例えば３０００
人厚の窒化タングステンをスパッタリングにより堆積す
る。その上にレジストを塗布してこれをパターニングし
、ゲート電極形成の為のマスク（４３）を形成する（第
４図（ｂ））。
が下に向って傾斜し、底が広がった形状ととなる。その
後、第２の実施例同様にイオン注入を行って低濃度不純
物層（１２，）を形成する１次に、マスク（３２，）を
除去した後、全面にゲート金属（４２）例えば３０００
人厚の窒化タングステンをスパッタリングにより堆積す
る。その上にレジストを塗布してこれをパターニングし
、ゲート電極形成の為のマスク（４３）を形成する（第
４図（ｂ））。
さらに、このマスク（４３）上から例えば反応性イオン
エツチングを行ってゲート電極（１３□）を形成する。
エツチングを行ってゲート電極（１３□）を形成する。
この際、酸化膜（３Ｌ）は断面が台形状になっている為
に、傾斜のついた部分のゲート金属（４２）を残す事な
く良好に削り取る事ができる。従って、この傾斜部分に
配線あるいは電極等が這う様な場合に、残ったゲート金
属（４２）を介して互いに短絡する事がない。しかる後
、第２の実施例同様にイオン注入を後って中間濃度不純
物層（１４１）−（ｔＳｔ）を形成する（第４図（Ｃ）
）。
に、傾斜のついた部分のゲート金属（４２）を残す事な
く良好に削り取る事ができる。従って、この傾斜部分に
配線あるいは電極等が這う様な場合に、残ったゲート金
属（４２）を介して互いに短絡する事がない。しかる後
、第２の実施例同様にイオン注入を後って中間濃度不純
物層（１４１）−（ｔＳｔ）を形成する（第４図（Ｃ）
）。
次いで、再び全面に５０００人厚のＳｉＯＮをプラズマ
ＣＶＤによって堆積させた後エッチバックを行い、サイ
ドウオール（３３）を設ける。その徒弟２の実施例同様
にＳｉイオンを注入して高濃度不純物層（１６，）（１
７１）を形成する（第４図（ｄ））。
ＣＶＤによって堆積させた後エッチバックを行い、サイ
ドウオール（３３）を設ける。その徒弟２の実施例同様
にＳｉイオンを注入して高濃度不純物層（１６，）（１
７１）を形成する（第４図（ｄ））。
最後に温度８００℃９時間２０分のＡｓｔ（、ガスを用
いたキャップレスアニールを行って各不純物注入層を活
性化し、動作層領域（１２□）、第１．第２の中間濃度
層領域（１４２）、（１５□）、及びソース・ドレイン
領域（１６，）、（１７２）を形成する。しかる後Ａｕ
Ｇｅのソース・ドレイン領域（１９，） 、 （２０，
） をリフトオフ法によって形成する（第４図（ｅ））
。
いたキャップレスアニールを行って各不純物注入層を活
性化し、動作層領域（１２□）、第１．第２の中間濃度
層領域（１４２）、（１５□）、及びソース・ドレイン
領域（１６，）、（１７２）を形成する。しかる後Ａｕ
Ｇｅのソース・ドレイン領域（１９，） 、 （２０，
） をリフトオフ法によって形成する（第４図（ｅ））
。
この方法によれば、先の第２の実施例と同様の ４効果
を得る事ができる。
を得る事ができる。
本発明は、ＭＥＳＦＥＴに適用した場合を示したが、こ
れにかぎる事はなく、基板と異なる導電型の動作層領域
を有するＦＥＴ例えば、ゲート電極をショットキー電極
ではなくｐ型のＧａＡｓにした様なｐｎ接合型のＦＥＴ
にも採用できる。この場合基板としてはＧａＡｓにかぎ
る事はなく、ＩｎＰ、 ＣｄＴｅ等の他の化合物半導体
でも良い。
れにかぎる事はなく、基板と異なる導電型の動作層領域
を有するＦＥＴ例えば、ゲート電極をショットキー電極
ではなくｐ型のＧａＡｓにした様なｐｎ接合型のＦＥＴ
にも採用できる。この場合基板としてはＧａＡｓにかぎ
る事はなく、ＩｎＰ、 ＣｄＴｅ等の他の化合物半導体
でも良い。
尚、本発明はその主旨を逸脱しない範囲で種々変形させ
て実施する事ができる。
て実施する事ができる。
以上の構成により、Ｃにの低減を行って高速性に適した
電界効果トランジスタを提供する事ができる。
電界効果トランジスタを提供する事ができる。
また、動作層領域、第１及び第２の中間濃度層領域の幅
を、同一のフィールド絶縁膜をマスクとして決める事が
でき、動作層領域と第１、第２の中間濃度層領域の幅を
揃えた電界効果トランジスタを容易に形成可能な製造方
法を提供できる。
を、同一のフィールド絶縁膜をマスクとして決める事が
でき、動作層領域と第１、第２の中間濃度層領域の幅を
揃えた電界効果トランジスタを容易に形成可能な製造方
法を提供できる。
第１図は本発明の第１の実施例を示す図、第２図は本発
明の第１の実施例を説明する図、第３図は本発明の第２
の実施例に係る製造方法を示す断面図、第４図は本発明
の第３の実施例に係る製造方法を示す断面図、第５図は
従来例を説明する図である。 １１・・・半絶縁性ＧａＡｓ層 １２・・・動作層
領域１３、・・・窒化タングステンのゲート電極１４・
・・第１の中間濃度層領域 １５・・・第２の中間濃度層領域 １６・・・ソース領域 １７・・・ドレイン領
域１８・・・ＡｕＧｅのソース電極 １９・・・ＡｕＧｅのドレイン電極 代理人 弁理士 則 近 憲 佑 同 松山光之 ／２゜ 第 ３ 図 ｌ２□ ／６／ ／４／ １２ｔ ／！；ｔ ｆａｔ第４図 勺（ｒｌ） 第 ５ 図
明の第１の実施例を説明する図、第３図は本発明の第２
の実施例に係る製造方法を示す断面図、第４図は本発明
の第３の実施例に係る製造方法を示す断面図、第５図は
従来例を説明する図である。 １１・・・半絶縁性ＧａＡｓ層 １２・・・動作層
領域１３、・・・窒化タングステンのゲート電極１４・
・・第１の中間濃度層領域 １５・・・第２の中間濃度層領域 １６・・・ソース領域 １７・・・ドレイン領
域１８・・・ＡｕＧｅのソース電極 １９・・・ＡｕＧｅのドレイン電極 代理人 弁理士 則 近 憲 佑 同 松山光之 ／２゜ 第 ３ 図 ｌ２□ ／６／ ／４／ １２ｔ ／！；ｔ ｆａｔ第４図 勺（ｒｌ） 第 ５ 図
Claims (9)
- （１）化合物半導体層表面に間隔を開けて形成され、高
濃度の不純物を含むソース領域及びドレイン領域と、前
記ソース領域及び前記ドレイン領域の間に両領域と接す
ることなく形成され、前記ソース領域及び前記ドレイン
領域よりも不純物濃度が低い動作層領域と、この動作層
領域上に設けられたゲート電極と、前記動作層領域と前
記ソース領域、ドレイン領域との間に夫々設けられた、
不純物濃度が前記動作層領域より高く前記ソース領域、
ドレイン領域より低く、かつ前記動作層領域のチャネル
幅方向の幅と等しいか或いはそれ以下のチャネル幅方向
の幅を有する第１及び第２の中間濃度層領域とを具備す
る事を特徴とする電界効果トランジスタ。 - （２）基板上にフィールド絶縁膜が形成されてなること
を特徴とする請求項１記載の電界効果トランジスタ。 - （３）前記第１及び第２の中間濃度層領域は、ゲート電
極に対して自己整合的に形成された事を特徴とする請求
項１記載の電界効果トランジスタ。 - （４）前記動作層は、前記第１の中間濃度層及び前記第
２の中間濃度層と同一のチャネル幅方向の幅を有する事
を特徴とする請求項１記載の電界効果トランジスタ。 - （５）前記ゲート電極は、前記動作層領域に接して、前
記動作層領域とショットキー接合を成す事を特徴とする
請求項１記載の電界効果トランジスタ。 - （６）前記フィールド絶縁膜の側面に絶縁膜のサイドウ
ォールが形成されることを特徴とする請求項２記載の電
界効果トランジスタ。 - （７）前記フィールド絶縁膜は、側面の断面が下に向っ
て傾斜している事を特徴とする請求項２記載の電界効果
トランジスタ。 - （８）前記フィールド絶縁膜の側面に接してあるいは該
側面に形成されたサイドウォールに接してソース、ドレ
イン電極が配設されていることを特徴とする請求項６又
は７記載の電界効果トランジスタ。 - （９）化合物半導体層表面に絶縁膜を堆積する工程と、
該絶縁膜を前記半導体層表面が露出するまで除去し、フ
ィールド絶縁膜に形成する工程と、該フィールド絶縁膜
に自己整合し動作層となる低濃度不純物層を前記半導体
層に形成する工程と、該低濃度不純物層上に設けられ、
該低濃度不純物層表面を２つの領域に分けるゲート電極
を形成する工程と、該ゲート電極及び前記フィールド絶
縁膜に自己整合する第１、第２の中間濃度不純物層をゲ
ート電極の両側に形成する工程と、前記ゲート電極に自
己整合する絶縁物のサイドウォールを形成する工程と、
該サイドウォール、前記ゲート電極及び前記フィールド
絶縁膜に自己整合する、前記第１、第２の中間不純物層
より高不純物濃度のソース領域及びドレイン領域を形成
する工程とを具備する事を特徴とする電界効果トランジ
スタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5361788A JPH01228176A (ja) | 1988-03-09 | 1988-03-09 | 電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5361788A JPH01228176A (ja) | 1988-03-09 | 1988-03-09 | 電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01228176A true JPH01228176A (ja) | 1989-09-12 |
Family
ID=12947867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5361788A Pending JPH01228176A (ja) | 1988-03-09 | 1988-03-09 | 電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01228176A (ja) |
-
1988
- 1988-03-09 JP JP5361788A patent/JPH01228176A/ja active Pending
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