JPH01228235A - クロック再生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 スタッフ多重変換装置の送信チャネル回路等に於けるク
ロック再生回路に関し、 経済的に集積回路化を可能とすることを目的とし、 ＣＭＩ符号信号の立下りを検出する立下り検出回路と、
該立下り検出回路の検出信号を１クロック周期遅延させ
た第１の検出信号と、前記検出信号を２クロック周期遅
延させた第２の検出信号とを出力する遅延回路と、前記
立下り検出回路の検出信号と、前記第１の検出信号と、
前記第２の検出信号との論理和を再生クロック信号とし
て出力する論理和回路とにより構成した。

〔産業上の利用分野〕

本発明は、スタッフ多重変換装置の送信チャネル回路等
に於けるクロック再生回路に関するものである。

送信チャネル回路等に於いて、入力信号からクロック信
号を再生し、そのクロック信号を用いて入力信号の符号
変換等の処理を行うものであり、クロック信号の再生回
路の経済化が要望されている。

〔従来の技術〕

スタッフ多重変換装置の送信チャネル回路に於いては、
局内信号のＢ　Ｓ　Ｉ　　（Ｂｉｔ　　５ｅｑｕｅｎｃ
ｅＩ　ｎｄｅｐｅｎｄｅｎｔ）化の為に、ｎ個の“０″
連続ブロツクを特殊な符号パターンに変換するＢｎＺＳ
符号や、“０′を“１０゛に、“１”を“１１″と“０
０゛とを交互に変換するＣＭＩ符号等が用いられている
。その為に、第７図に示すように、等化増幅識別部４１
と送信符号変換部４２とから構成され、入力信号ＩＮは
等化増幅識別部４１に於いて等化増幅されてレベル識別
が行われ、再生されたクロック信号により同期化されて
、送信符号変換部４２に加えられ、送信符号（原信号）
に変換されて、データＤＴとクロック信号ＣＬＫとして
送出される。

等化増幅識別部４１は、例えば、第８図に示す構成を有
するもので、例えば、ＣＭＩ符号化された入力信号ＩＮ
は、ＡＧＣ機能を有する等化増幅器５１により等化増幅
されて、識別回路５２とバンドパスフィルタ５３とに加
えられる。識別回路５２に於いて、基準レベルと比較さ
れて１”。

“０”の識別が行われ、識別出力信号はフリップフロッ
プ５５のデータ端子りに加えられる。又バンドパスフィ
ルタ５３は、クロック信号の周波数を共振周波数とした
タンク回路や弾性表面波素子等により構成され、このバ
ンドパスフィルタ５３により抽出されたクロック成分は
リミッタ増幅器５４に加えられ、クロック信号ＣＬＫが
再生される。

再生されたクロック信号ＣＬＫはフリップフロップ５５
のクロック端子Ｃに加えられ、識別回路５２の識別出力
信号がクロック信号ＣＬＫにより打ち抜かれて、クロッ
ク信号ＣＬＫに同期したデータＤＡＴＡとして、送信符
号変換部４２にクロック信号ＣＬＫと共に入力される。

〔発明が解決しようとする課題〕

等化増幅識別部４１に於いて、等化増幅器５１と識別回
路５２とリミッタ増幅器５４とフリップフロップ５５と
を集積回路化することができるが、バンドパスフィルタ
５３を集積回路化できないので、外付けの構成となり、
小型化を図ることが困難であった。又クロック成分を抽
出する為のバンドパスフィルタ５３は、高価である欠点
があった。

本発明は、経済的に集積回路化を可能とすることを目的
とするものである。

〔課題を解決するための手段〕

本発明のクロック再生回路は、集積回路化を容易とした
回路構成で、入力信号からクロック信号を再生するもの
であり、第１図を参照して説明する。

ＣＭＩ符号信号の立下りを検出する立下り検出回路ｌと
、この立下り検出回路１の検出信号を１クロック周期遅
延させた第１の検出信号と、前記検出信号を２クロック
周期遅延させた第２の検出信号とを出力する遅延回路２
と、前記検出信号と、前記第１の検出信号と、前記第２
の検出信号との論理和を再生クロック信号として出力す
る論理和回路３とから構成したものである。

〔作用〕

立下り検出回路１によるＣＭＩ符号の立下り検出信号は
、原信号が如何なる場合でも、３クロック信号目で得ら
れるから、■クロック分遅延した検出信号と、２クロッ
ク分遅延した検出信号との論理和をとると、クロック信
号が再生されることになり、立下り検出回路１も論理回
路で構成できるから、集積回路化が可能となる。

〔実施例〕

以下図面を参照して本発明の実施例について詳細に説明
する。

第２図は本発明の一実施例のブロック図であり、等化増
幅識別部に適用した場合を示す。同図に於いて、１１は
立下り検出回路、１２は１クロック遅延回路、１３は２
クロック遅延回路、１４はオア回路、１５は等化増幅器
、１６は識別回路、１７はフリップフロップである。こ
の実施例は、１クロック遅延回路１２と、２クロック遅
延回路１３とにより、第１図に於ける遅延回路２を構成
した場合を示す。

ＣＭＩ符号の入力信号ＩＮは、等化増幅器１５により等
化増幅され、識別回路１６により“１”、“０”のレベ
ル識別が行われ、識別出力信号ａは立下り検出回路１１
とフリップフロップ１７のデータ端子りとに加えられる
。

立下り検出回路１１は、識別出力信号ａの立下りを検出
し、その検出信号すを、オア回路１４と、１クロック遅
延回路１２と、２クロック遅延回路１３とに加え、１ク
ロツタ遅延信号Ｃ（第１の検出信号）と、２クロック遅
延体号ｄ（第２の検出信号）とをオア回路１４に加え、
オア回路１４の出力信号ｅをクロック信号ＣＬＫとして
フリップフロップ１７のクロック端子Ｃに加えて、識別
出力信号ａを再生したクロック信号ＣＬＫにより打ち抜
いて、クロック信号ＣＬＫに同期したデータＤＡＴＡと
して出力するものである。前述の実施例に於いて、フリ
ップフロップ１７を省略し、識別回路１６からの識別出
力信号をデータＤＡＴＡとし、再生したクロック信号Ｃ
ＬＫと共に、送信符号変換部に加えるように構成するこ
とも可能である。

第３図は本発明の他の実施例のブロック図であり、第２
図と同一符号は同一部分を示し、１３ａは、１クロック
遅延回路である。この実施例は、同一構成の１クロ・７
り遅延回路１２．１３ａにより、第１図に於ける遅延回
路２を構成した場合を示し、■クロック遅延回路１２に
より立下り検出回路１１の検出信号が１クロック周期遅
延されて、１クロック遅延体号Ｃ（第１の検出信号）と
なり、更に１クロック遅延回路１３ａにより１クロック
周期遅延されるから、この１クロック遅延回路１３ａの
出力信号は、立下り検出回路１１の検出信号に対して２
クロック周期遅延された２クロック遅延体号ｄ（第２の
検出信号）となる。

第４図は動作説明図であり、（ａ）〜ｔｅｌは第２図及
び第３図に於ける各部の信号ａ　”−ｅの波形の一例を
示し、上部に示す原信号に対するＣＭＩ符号をｌａ）に
示す。識別回路１６からの識別出力信号ａはＣＭＩ符号
であり、立下り検出回路１１によりハイレベルからロー
レベルへの立下りを検出すると、（ｂ）に示す検出信号
が得られる。

この検出信号すを１クロック遅延回路１２により遅延さ
せると、（Ｃ）に示すように、１クロック周期ｔを遅延
された第１の検出信号となり、２クロック遅延回路１３
により遅延させると、或いは、１クロック遅延回路１３
ａにより第１の検出信号を１クロック周期ｔを遅延させ
ると、（ｄｌに示すように、２クロック周期２ｔを遅延
された第２の検出信号となる。

従って、（ｂ）、　（Ｃ１，（ｄ）に示す信号の論理和
をとると、ｆｅ）に示すように、周期ｔのクロック信号
ＣＬＫが得られる。

立下り検出回路１１は、例えば、識別信号ａとそれを反
転遅延させた信号とのノア出力を得る構成とすることが
でき、遅延時間に相当するパルス幅の立下り検出信号が
得られる。又１クロック遅延回路１２．１３ａ及び２ク
ロック遅延回路１３は、例えば、ゲート回路を多段接続
することにより構成することができる。従って、立下り
検出回路１１と１クロック遅延回路１２と２クロ・ソｉ
遅延回路１３（又は１クロック遅延回路１３ａ）とオア
回路１４とを、等化増幅器１５と、識別回路１６と、フ
リップフロップ１７と共に集積回路化することが可能と
なる。

第５図は多重変換部に適用した場合を示し、送信チャネ
ル回路２１にＣＭＩ符号の入力信号ＩＮが加えられ、前
述のように、クロック信号が再生され、そのクロック信
号に同期したデータとなり、クロック信号に同期して送
信符号（原信号）に変換されたデータＤＴがバッファメ
モリ２２に加えられる。又バッファメモリ２２の書込カ
ウンタ２３に前述のクロック信号ＣＬＫが加えられ、書
込カウンタ２３のカウント内容が書込アドレスとしてバ
ッファメモリ２３に加えられると共に、位相比較回路２
５に加えられる。

又多重変換回路２８からのクロック信号がゲート回路２
７を介して読出カウンタ２４に加えられ、カウント内容
が続出アドレスとしてバッファメモリ２２に加えられる
と共に、位相比較回路２５に加えられる。続出アドレス
に従ってバッファメモリ２２から読出されたデータは、
多重変換回路２８に加えられて多重化される。又位相比
較回路２５は、書込アドレスと続出アドレスとの差信号
をスタッフ判定回路２６に加えて、スタッフ判定を行わ
せるものであり、その時に、読出カウンタ２４に加えら
れるクロック信号がゲート回路２７により１クロック分
禁止され、多重変換回路２８に於いてはスタッフピント
が挿入される。

第２図に示す構成によりクロック信号を再生した場合に
は、第８図の従来例に示す構成によりクロック信号を再
生した場合に比べ、クロック出力のジッタが懸念される
。しかし、第５図に示す多重変換部に於いては、多重変
換回路２８からの同期化クロック信号に同期化され、且
つスタッフィング処理を行うものであるから、ジッタの
影響を除くことができる。なお、再生クロック信号のジ
ッタによりスタッフ判定が若干ずれても、第６図に示す
ように、受信側では、多重分離回路３１により多重分離
されたデータがバッファメモリ３２に一旦書込まれ、位
相同期回路（ＰＬＬ）３３により位相同期化されたクロ
ック信号を基に続出されて受信チャネル回路３４に加え
られ、位相同期回路３３により平滑化されるから、シス
テム全体としての問題は生じないことになる。

〔発明の効果〕

以上説明したように、本発明は、ＣＭＩ符号の入力信号
の立下りを検出する立下り検出回路１の検出信号と、こ
の検出信号を第１の遅延回路２により１クロツタ周期遅
延させた信号と、この検出信号を第２の遅延回路３によ
り２クロック周期遅延させた信号との論理和をとって、
クロック信号を再生するものであり、バンドパスフィル
タを用いないので、集積回路化が容易となり、小型且つ
経済的な構成とすることができる利点がある。従って、
送信チャネル回路或いはこの送信チャネル回路を含む多
重変換部に適用して、小型且つ経済化を図ることができ
る。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の一実施
例のブロック図、第３図は本発明の他の実施例のブロッ
ク図、第４図は本発明の実施例の動作説明図、第５図は
多重変換部のブロック図、第６図は多重分離部のブロッ
ク図、第７図は送信チャネル回路のブロック図、第８図
は従来例の等化増幅識別部のブロック図である。 １は立下り検出回路、２は遅延回路、３は論理和回路、
１１は立下り検出回路、１２はｌクロック遅延回路、１
３は２クロック遅延回路、１３ａは１クロツタ遅延回路
、１４はオア回路、１５は等化増幅器、１６は識別回路
、１７はフリップフロップである。

Claims (1)

1. 【特許請求の範囲】 ＣＭＩ符号信号の立下りを検出する立下り検出回路（１
   ）と、 該立下り検出回路（１）の検出信号を１クロック周期遅
   延させた第１の検出信号と、前記検出信号を２クロック
   周期遅延させた第２の検出信号とを出力する遅延回路（
   ２）と、 前記立下り検出回路（１）の検出信号と、前記第１の検
   出信号と、前記第２の検出信号との論理和を再生クロッ
   ク信号として出力する論理和回路（３）とからなる ことを特徴とするクロック再生回路。