JPH01228375A - 画像処理ランレングスコード化回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、画像処理ランレングスコード化回路に関する
。

（従来の技術） 従来の画像処理ランレングスコード化回路の説明の理解
を容易にするために、まず第５図と第６図を用いて２値
画像に対する・ｍ報圧縮法であるランレングスコード化
処理について説明する。

第５図は１つの画面を想定した２値画像を示している。

横軸にＸ座標、縦軸にＹ座標をとっである。Ｘ座標の画
素数は０〜７の８画素、Ｙ座標の画素数は０〜６の７画
素であり、斜線で示した画素部分に画像がある場合を例
として説明する。

（Ｘ＝１、Ｙ＝Ｏ）から始まる画像の長さしくレングス
）はＬ＝１、次に（Ｘ＝３、Ｙ−０）から始まる画像の
長さ■−はＬ＝２、・・・等となり、第５図に示す画像
についてコード化したものを第６図（イ）に示す。

また、レングスＬの代りに画像の終端χ−を求める方法
としてコード化処理をする場合もある。

この場合の処理結果を第６図（ロ）に示す、これはＬ＝
χ−一χとなり数学的には同等の表現である。

なお、第６図において示すＮＯｌは第５図で番号■〜■
に対応している。

次に、この第６図（ロ）に示す表現で実現する従来の画
像処理ランレングスコード化回路について第８図を用い
て説明する。

この場合、説明を簡単にするために第７図に示すように
ｎＸｍの画面上に（Ｙ＝！／、Ｘ＝χ）から（ｙ＝ｙ、
ｘ−χ−）まで続く画像がある場合について説明する。

Ｘ座標発生器１０は、このクリア端ＣＬＨに水平同期信
号Ｈ３が、クロックｒ４ＡｃＩ、Ｋに画素クロックＰＣ
ＬＫがそれぞれ入力され、その出力ｉＱからは画素クロ
ックＰ　ＣＬ　Ｋに対応するＸ座標信号を出力する。

Ｙ座標発生器１１は、このクリア＠ｃＬＲに垂直同期信
号ｖＳが、クロック端ＣＬＫに水平同期信号Ｈ３がそれ
ぞれ入力され、その出力＃ｉＱからは垂直同期信号■Ｓ
に対応するＹ座標信号を出力する。

１２はランデコータであり、このクロック端ＣＬ　Ｋに
は画素クロックＰＣＬＫが、画像入力端Ｐには第７図に
示す２値画像が、さらに垂直同期信号ｖＳがそれぞれ入
力され、その出力＠Ｑ　＋にはランの個数を示すアドレ
ス信号ＥＲが、出力端Ｑ２にはランの総数ＲＴ（これは
垂直同期信号■Ｓでゼロに設定される）が、制御端Ｃに
はメモリを制御するメモリ制御信号ＭＣがそれぞれ出力
される。

Ｘメモリ１３は、Ｘ座標発生器１０の出力端Ｑからの画
像の始端のＸ座標（Ｘ＝χ）が書込用のドライバ１３Ａ
を介してＸメモリ１３のデータ端りに入力される。Ｙメ
モリ１４は、Ｙ座標発生器１】の出力端ＱからのＹ座標
（Ｙ＝ｙ’）が書込用のドライバ１３Ｂを介してＹメモ
リ１４のデータ９Ｄに入力される。さらに、１５はＸ−
メモリであり、Ｘ座標発生器１０の出力端Ｑからの画像
の終端χ゛のＸ座標信号＜Ｘ＝χ−）が書込用のドライ
バ１３Ｃを介してＸ゛メモリ１５データ端りに入力され
る。

これ等のＸメモリ１３、Ｙメモリ１４、およびＸ−メモ
リ１５は、ランデコータ１２の制御端Ｃからドライバ１
３Ｄを介して出力されるメモリ制御信号ＭＣ１出力ｆｆ
ｆＡＱからドライバ１３Ｇ、１３■、および１３Ｋを介
して出力されるアドレス信号ＥＲにより各メモリのアド
レス、データ、書込／読出の制御がなされる。

プロセッサ１６、メモリ１７、Ｉ１０ターミナル１８は
それぞれ、データバス１９、制御バス２０、およびアド
レスバス２１とそれぞれ接続され、さらにプロセッサ１
６には垂直同期信号ｖＳが入力されている。■１０ター
ミナル１８からはプロセッサ１６で画像処理された処理
結果が出力端２２に出力される。

また、アドレスバス２１はドライバ１３Ｈ１１３Ｊ、１
３Ｌを介してＸメモリ１３、Ｙメモリ１４、Ｘ゛メモリ
１５アドレス端Ａにそれぞれ接続され、制御バス２０は
ドライバ１３Ｂを介してプロセッサ１６の＃ＨＩＪの基
にＸメモリ１３、Ｙメモリ１４、Ｘ−メモリ１５を制御
する。さらに、データバス１９はそれぞれＸメモリ１３
、Ｙメモリ１４、Ｘ−メモリ１５、ランデコータ１２か
らドライバ１４Ａ、１４Ｂ、１４Ｃ１１３Ｆを介してプ
ロセッサ１６の制御の基にその内容を読み出す。

次に、以上のように構成された第８図に示す画像処理ラ
ンレングスコード化回路の動作について説明する。

その処理手順はランレングスコード化処理手順とプロセ
ッサ（ｃｐｕ）へのアクセス手順の２つに大別すること
ができる。

最初に、ランレングスコード化処理手順について説明す
る。

第１に、ランデコータ１２はメモリ制御信号Ｍ、アドレ
ス信号ＥＲを出力することによりＸメモリ１３、Ｙメモ
リ１４、およびｘ”メモリ１５を制御して１画面の入力
が開始される。

まず、垂直同期信号ＶＳの同期期間に、ランデコータ１
２のランの個数をゼロにセットする。

次に、画像が入力されることにより、ランデコータ１２
で２値画像の始端（Ｘ＝Ｚ、Ｙ−’／）が検出されこれ
等はそれぞれＸメモリ１３、Ｙメモリ１４に書き込まれ
る。

第３に、この２値画像の終端（Ｘ＝χ−１Ｙ＝ｙ）をラ
ンデコータ１２で検出してこの時点のＸ％　ｅＦｆ　Ｘ
　＝χ−をＸ゛メモリ１５書き込む。

次に、ランデコータ１２は自己の計数したランの個数を
＋１する。

以上のようにして１画面の入力が終了する。この時点で
、ランデコータ１２の総数は第７図に示すのと同じく１
となっている。

以上でランレングスコード化処理手順は終了する。

次に、プロセッサ（ＣＰＵ）へのアクセス手１１１Ｎに
移行する。

１画面の入力の終了は垂直同期信号ｖＳのレベル変化を
プロセッサ１６が検出することによりプロセッサ１６は
Ｘメモリ１３、Ｙメモリ１４、およびＸ−メモリ１５ヘ
アクセスするアクセス権を得る。

次に、プロセッサ１６はランデコータ１２の出力端Ｑ２
からドライバ１３Ｆを介してランの総数ＲＴ（この場合
の総数は１）をメモリ１７に読み込む。

さらに、プロセッサ１６はランの総数分だけＸメモリ１
３、Ｙメモリ１４、およびＸ−メモリ１５からデータを
メモリ１７に読み込む。

この後、メモリ１７に読み込まれたこれ等のデータを用
いて同様にメモリ１７に予め格納されている演算手順に
したがって、ソフトウェア処理により画像の計測／認識
が実行され、その結果はＩ１０ターミナル１８を介して
出力端２２に出力される。

この後、再びランレングスコード化処理手順側にアクセ
ス権が移行し、画像の読み込みが開始される。

このようにして、プロセッサ（ＣＰＵ）へのアクセス手
順とランレングスコード化処理手ＩＩとを繰り返して画
像処理が実行される。

〈発明が解決しようとする問題点〉 しかしながら、この様な画像処理ランレングスコード化
回路は以上の動作から解るように１画面の終了後に各メ
モリのアクセス権をプロセッサ１６に明は渡°した後に
、プロセッサ１６がランデータを読むので、ランの解析
（ソフトウェア処理）の最短時間は１画面（１フレーム
、又は１フイールド）を下回ることはない、従って、１
画面の処理より速く処理スピードを向上させることは出
来ない。

く課題を解決するための手段〉 本発明は、以上の課題を解決するために、第１に、画像
の水平同期信号と画素クロックとからＸ座標信号を発生
するＸ座標発生器と、水平同期信号と画像の垂直同期信
号とからＹ座標信号を発生するＹ座標発生器と、画像の
２値画像信号と画素クロックとが入力されこの２値画像
信号の立上りの始端座標を検出する始端検出信号と２値
画像の立下りの終端座標を検出する終端検出信号とを出
力するランデコータと、Ｘ座標信号と始端検出信号とが
入力されこの始端検出信号が発生したときのＸｕ標を記
憶するＸ−ＦＩＦＯメモリと、ＹＦｉ標信号と始端検出
信号とが入力されこの始端検出信号が発生したときのＹ
座標を記憶するＹ−ＦＩＦＯメモリと、Ｘ座標信号と終
端検出信号とが入力されこの終端検出信号が発生したと
きのＸ座標を記憶するＸ−・ＦＩＦＯメモリと、これ等
のＦＩＦＯメモリからの読出可能信号を検出することに
よりこれ等のＦＩＦＯメモリに格納された座標データを
それぞれ任意に読み出し画像認識するプロセッサとを具
備するようにしたものである。

第２に、第１の構成に加えてさらにこのＸ−・ＦＩＦＯ
メモリはそのデータ入力端にＸＭ標信号と始端検出信号
とが入力されて画像のレングスを演算する第２レングス
回路の出力が印加されるようにしたものである。

第３に、第１の構成に加えてさらにＸ−・ＦＩＦＯメモ
リはそのデータ入力端に画像クロックと始端検出信号と
が入力されて画像のレングスを演算する第２レングス回
路の出力が印加されるようにしたものである。

く作　用〉 次々に入力される画像の始端検出信号が発生するたびに
そのＸＦｉ標が次々に記憶されたＸ−ＦＩＦＯメモリ、
画像のこの始端検出信号が発生するたびにそのＹ座標が
記憶されたＹ−ＦＩＦＯメモリ、および画像の終端検出
信号が発生するたびにそのＸ座標が記憶されたＸ−ドＩ
ＦＯメモリの各内容は、プロセッサによりこれ等のＦＩ
ＦＯメモリからの読出可能信号を検出することによりこ
れ等のＦＩＦＯメモリに格納された対応する各座標デー
タをそれぞれ各ＦＩＦＯメモリから任意に読み出しこれ
を用いて逐次画像認識する。

〈実施例〉 以下、本発明の実施例について図面に基づき説明する。

第１図は本発明の１実施例の構成を示すブロック図であ
る。なお、第５図〜第８図に示す従来の画像処理ランレ
ングスコード化回路と同じ機能を示す部分には同一の符
号を付して適宜にその説明を省略する。

Ｘ座標発生器１０とＹ座標発生器１１は第８図に示すも
のと同一の構成であり、それぞれＸ座標とＹ座標の信号
を発生する。

２３はランデコータであり、画素クロックＰＣＬ　Ｋと
２値画像ＰＤとが入力され、その出力としてこの２値画
像信号ＰＤの立上りの始端座標を検出する始端検出信号
ＰＳと２値画ｆ象信号ＰＤの立下がりの終端座標を検出
する終端検出信号ＰＲとを出力する。ランデコータ２３
は複数のＤ形フリップフロップとアンドゲートなとで構
成され、始端検出信号ＰＳはＤ形フリップフロップＤ−
ＦＦ１とアントゲ−）ＡＮＤ、とで構成される回路で検
出され、終端検出信号ＰＥはＤ形フリップフロップＤ−
ＦＦ２とアンドゲートＡＮＤ２とで構成される回路で検
出される。

Ｘ−ＦＩＦＯメモリ２４はＸ座標発生器１０からのＸ座
標信号がデータ端り、に入力されると共にランデコータ
２３から画像が立ち上がったときの始端を検出する始端
検出信号ＰＳが入力されている。さらに、格納されたＸ
座標データはその読出しが可能かどうかの状態信号Ｓ　
Ｔ　＋を出力すると共にそのデータは制御端Ｃから入力
される制御信号によりそのデータ出力ｆ）ｌ　Ｄ　２か
ら読み出される。

Ｘ−・ＦＩＦＯメモリ２５はＸ座標発生器１０からのＸ
座標信号がデータ端り、に入力されると共にランデコー
タ２３から画像が立ち下がったときの終端を検出する終
端検出信号ＰＥが入力されている。さらに、格納された
ＸＭ標データはその読出しが可能かどうかの状態信号Ｓ
Ｔ２を出力すると共にそのデータは制御端Ｃから入力さ
れる制御信号によりそのデータ出力端Ｄ２から読み出さ
れる。

さらに、Ｙ−ＦＩＦＯメモリ２６はＹＭ標発生器１１か
らのＹ座標信号がデータ端Ｄ１に入力されると共にラン
デコータ２３から画像が立ち上がったときの始端を検出
する始端検出信号ＰＳが入力されている。さらに、画像
が立ち上がったときの格納されたＹ座標データはその読
出しが可能がどうかの状Ｒ信号ｓ’ｒ、を出力すると共
にそのデータは制御端Ｃから入力される制御信号により
そのデータ出力＠　Ｄ　２から読み出される。

各メモリ２４．２５．２６に格納された座標データはプ
ロセッサ２７の制御の基に制御バス２゜を介してメモリ
２８に格納された処理手順に従ってデータバス１つを介
して読み出され、メモリ２８に格納される。このメモリ
２４．２５．２６からの読出しに際しては各メモリ２４
．２５．２６からの状態信号ＳＴ、〜ＳＴコがプロセッ
サ２７Ｔ３に基づいて読み込みが開始される。

各メモリに読み込まれた座標データを用いてプロセッサ
２７はメモリ２８に格納された所定のプログラムにした
がって画像を再現し、所定の処理をしてＩ１０ターミナ
ル２９を介して出力端２２に出力する。

次に、以上のように構成された第１図に示す実施例の動
作について第２図を用いて説明する。

１画面の入力が始まると、画素クロックＰＣ［、Ｋ（第
２図（ハ））にしたがって順次にＸ座標発生器１０はＸ
Ｍ標データ（第２図（ト））を発生してＸ−ＦＩＦＯメ
モリ２４とＸ−・ＦＩＦＯメモリ２５に出力する。そし
て、水平同期信号Ｈ３（第２図（ロ））がクリア端ＣＬ
Ｒに入力される度にＸ座標発生器１０の中の内容はクリ
アされて最初の状態に戻り、再び画素クロックＰＣＬＫ
（第２図（ハ））にしたがって順次にＸ座標データを発
生する。

一方、Ｙ座標発生器１１にはそのクロック＠ＣＬＫに水
平同期信号Ｈ３（第２図（ロ））が入力されＸ座標の１
ラインが走査される度にＹ座標データをＹ−ＦＩＦＯメ
モリ２６に出力し、垂直同期信号ｖＳ（第２図（イ））
の到来ごとにその内容がクリアされて最初の状態に戻り
、再び水平同期信号Ｈ３（第２図（ロ））にしたがって
順次にＹ座標データを発生する。

また、２値画像信号ＰＤ（第２図（ニ））は画素クロッ
クＰＣＬＫ（第２図（ハ））にしたがってランデコータ
２３に入力され、２値画像信号ＰＤが第２図（ハ）に示
すようにＸ座標データのＸ座標の点く第２図（ト））で
立ち上がるとランデコータ２３は始端検出信号ＰＳ（第
２図（ホ））をＸ−ＦＩＦＯメモリ２４とＹ−ＦＩＦＯ
メモリ２６に出力する。さらに、２値画像信号ＰＤが第
２図（ハ）に示すようにＸ座標データのχ゛座標点（第
２図（ト））で立ち下がるとランデコータ２３は終端検
出信号ＰＥ（第２図（へ））をＸ−・ＦＩＦＯメモリ２
５に出力する。

このようにして、Ｘ−ＦＩＦＯメモリ２４には２値画１
象信号ＰＤの立上りの始端のＸ座標データが、Ｘ−・Ｆ
ＩＦＯメモリ２５には２値画像信号ＰＤの立下りの終端
のＸ座標データが、Ｙ−ＦＩＦＯメモリ２６には２値画
像信号ＰＤの立上りの始端のＹ座標データがそれぞれ格
納される。

このようにして、１画面が終了するまで繰り返される。

各メモリ２４．２５．２６に格納されたこれ等の座標デ
ータは各メモリ２４．２５．２６からの状態信号ＳＴ、
〜ＳＴ、により出力された読出し可能の状態を検出した
後にプロセッサ２７の制御の基に制御バス２０を介して
メモリ２８に格納された処理手順に従って各ＦＩＦＯメ
モリにデータが書き込まれ次第データバス１９を介して
読み出され、メモリ２８に格納される。

このようにして、各メモリ２４．２５．２６に格納され
たデータはプロセッサ２７により所定の演算処理がなさ
れて画像が再現され、必要な処理をしてＩ１０ターミナ
ル２９を介して出力端２２に出力される。

第１図に示す実施例ではＸ−ＦＩＦＯメモリには始端座
標を、Ｘ−・ＦＩＦＯメモリには終端座標を書き込む形
式の処理をしたが、終端座標の代りに画像のランのレン
グスＬを用いるようにしても良い。

第３図はランのレングスＬを用いてＸ−・ＦＴＦＯメモ
リに格納する場合の構成を示すブロック図である。

レングス回路３０は、ラッチＬ　Ａ　’Ｔ’と減算器Ｓ
ＵＢなどで構成されている。Ｘ座標データはラッチＬＡ
Ｔのデータ端りと減算器ＳＵＢの一方の入力端Ａへそれ
ぞれ入力され、ラッチＬＡＴのデータは始端信号ＰＳの
タイミングで取り込まれその出力端Ｑのデータは減算器
ＳＵＢの他方の入力端Ｂへ入力され、そして減算器Ｓ　
ｔＪ　Ｂはこれ等の入力＠Ａ、Ｂに入力されたデータの
減算を実行しながらその長さを出力端Ｑに出力する。

画像の終端は終端検出信号ＰＥでＸ−・ＦＩＦＯメモリ
２５により検出されこのときの終端座標と始端座標との
差が画像のレングスＬとしてＸ−・ＦＩＦＯメモリ２５
に格納される。

第４図は始端座標から終端座標までカウントしてランの
レングスＬを出力するレングス回路３１の構成を示すブ
ロック図である。

この場合は、始端検出信号ＰＳによりカウンタＣＴの内
容がクリアされ、その後の画素クロックＰ　ＣＬ　Ｋを
カウンタＣＴがカウントし、そのカウント値を終端検出
信号ＰＥで検出することによりそれまでのカウント値か
ら５７のレングスＬをＸ−・ＦＩＦＯメモリ２５に格納
する。

〈発明の効果〉 以上、実施例と共に具体的に説明したように本発明によ
れば、ＦＩＦＯメモリを用いることにより、処理途中で
もプロセッサのアクセスが出来、２値画像の計測／数品
に要する時間を大幅に短縮することができる。

【図面の簡単な説明】

第１図は本発明の１実施例の構成を示すブロック図、第
２図は第１図に示す実施例の動作を説明する波形図、第
３図はランのレングスＬを用いてＸ−・Ｆ　Ｉ　ＦＯメ
モリに格納する場合の本発明の第２の構成を示す部分ブ
ロック図、第４図は始端座標から終端座標までカウント
してランのレングスＬを出力する本発明の第３の構成を
示す部分ブロック図、第５図は説明のために１つの画面
を想定した２値画像の例を示す説明図、第６図は第５図
に示す画像についてコード化したものを例示する説明図
、第７図は以後の説明を簡単にするための画面を想定し
な２値画像の説明図、第８図は第７図に示す画像を実現
する回路を示した従来の画像処理ランレングスコード化
回路のブロック図である。 １０・・・Ｘ座標発生器、１１・・・Ｙ座標発生器、１
２・・・ランデコータ、１３・・・Ｘメモリ、１４・・
・Ｙメモリ、１５・・・Ｘ°゛メモリ、１６・・・プロ
セッサ、１７・・・メモリ、１８・・・Ｉ１０ターミナ
ル、２３・・・ランデコータ、２４・・・Ｘ−ＦＩＦＯ
メモリ、２５・・・Ｘ−・ＦＩＦＯメモリ、２６・・・
Ｙ＝ＦＩＦＯメモリ、２７・・・プロセッサ、２８・・
・メモリ、２９・・・■１０ターミナル、３０．３１・
・・レングス回路、Ｈ８・・・水平同期信号、ＰＣＬＫ
・・・画像クロック、ＰＤ・・・２値画像信号、ＶＳ・
・・垂直同期信号、ＰＳ・・・始端検出信号、ＰＥ・・
・終端検出信号。 第３図 頃４図 第６図 ・・８凶

Claims (3)

【特許請求の範囲】
1. （１）画像の水平同期信号と画素クロックとからＸ座標
   信号を発生するＸ座標発生器と、前記水平同期信号と前
   記画像の垂直同期信号とからＹ座標信号を発生するＹ座
   標発生器と、前記画像の２値画像信号と前記画素クロッ
   クとが入力されこの２値画像信号の立上りの始端座標を
   検出する始端検出信号と前記２値画像の立下りの終端座
   標を検出する終端検出信号とを出力するランデコータと
   、前記Ｘ座標信号と前記始端検出信号とが入力されこの
   始端検出信号が発生したときのＸ座標を記憶するＸ・Ｆ
   ＩＦＯメモリと、前記Ｙ座標信号と前記始端検出信号と
   が入力されこの始端検出信号が発生したときのＹ座標を
   記憶するＹ・ＦＩＦＯメモリと、前記Ｘ座標信号と前記
   終端検出信号とが入力されこの終端検出信号が発生した
   ときのＸ座標を記憶するＸ・ＦＩＦＯメモリと、これ等
   のＦＩＦＯメモリからの読出可能信号を検出することに
   よりこれ等のＦＩＦＯメモリに格納された座標データを
   それぞれ任意に読み出し画像認識するプロセッサとを具
   備する画像処理ランレングスコード化回路
2. （２）前記Ｘ＾−・ＦＩＦＯメモリはそのデータ入力端
   にＸ座標信号と前記始端検出信号とが入力されて前記画
   像のレングスを演算する第１レングス回路の出力が印加
   されるようにしたことを特徴とする第１請求項記載の画
   像処理ランレングスコード化回路
3. （３）前記Ｘ＾−・ＦＩＦＯメモリはそのデータ入力端
   に前記画像クロックと前記始端検出信号とが入力されて
   前記画像のレングスを演算する第２レングス回路の出力
   が印加されるようにしたことを特徴とする第１請求項記
   載の画像処理ランレングスコード化回路