JPH0459716B2 - - Google Patents
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- JPH0459716B2 JPH0459716B2 JP63053658A JP5365888A JPH0459716B2 JP H0459716 B2 JPH0459716 B2 JP H0459716B2 JP 63053658 A JP63053658 A JP 63053658A JP 5365888 A JP5365888 A JP 5365888A JP H0459716 B2 JPH0459716 B2 JP H0459716B2
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- Japan
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- memory cell
- word line
- normally
- mesfet
- gallium arsenide
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- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 claims description 15
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 15
- 230000003068 static effect Effects 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 3
- 230000000694 effects Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
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- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ガリウム砒素集積回路に関し、特
にMESFETを用いたスタテイツクRAMに関す
るものである。
にMESFETを用いたスタテイツクRAMに関す
るものである。
第１０図は例えば1982年GaAsICシンポジウ
ム、テクニカルダイジエスト（GaAs IC
Symposium，Technical Digest）pp.4のFig.1に
示された従来のガリウム砒素記憶素子の構成を示
したものである。図において、１，３はノーマリ
オン型MESFET、２，４，５，６はノーマリオ
フ型MESFETである。VDDは正電源である。Ｂ，
Ｂはそれぞれビツト線及びビツト線である。WL
はワード線であり、DCFL回路もしくはスーパー
バツフア回路で構成されているワード線駆動回路
に接続されている。
ム、テクニカルダイジエスト（GaAs IC
Symposium，Technical Digest）pp.4のFig.1に
示された従来のガリウム砒素記憶素子の構成を示
したものである。図において、１，３はノーマリ
オン型MESFET、２，４，５，６はノーマリオ
フ型MESFETである。VDDは正電源である。Ｂ，
Ｂはそれぞれビツト線及びビツト線である。WL
はワード線であり、DCFL回路もしくはスーパー
バツフア回路で構成されているワード線駆動回路
に接続されている。
ノーマリオン型MESFET１とノーマリオフ型
MESFET２、及びノーマリオン型MESFET３と
ノーマリオフ型MESFET４で構成された２個の
DCFLインバータの出力を互いのゲートに接続す
ることによりフリツプフロツプ回路が形成され、
更にそれら２個のDCFLインバータ出力をトラン
スフアゲートとしてのノーマリオフ型MESFET
５，６を介して左右のビツト線Ｂ及びビツト線線
Ｂに接続することによつて、６トランジスタから
なるスタテイツク型メモリセルが構成されてい
る。
MESFET２、及びノーマリオン型MESFET３と
ノーマリオフ型MESFET４で構成された２個の
DCFLインバータの出力を互いのゲートに接続す
ることによりフリツプフロツプ回路が形成され、
更にそれら２個のDCFLインバータ出力をトラン
スフアゲートとしてのノーマリオフ型MESFET
５，６を介して左右のビツト線Ｂ及びビツト線線
Ｂに接続することによつて、６トランジスタから
なるスタテイツク型メモリセルが構成されてい
る。
このメモリセルは、ノーマリオフ型MESFET
２及び４のどちらがオン状態にあるかによつて、
“１”及び“０”の情報を記憶しているものであ
る。
２及び４のどちらがオン状態にあるかによつて、
“１”及び“０”の情報を記憶しているものであ
る。
情報の読み出しは、ワード線WLを高電位にし
てトランスフアゲート５，６を導通させ、メモリ
セルの記憶情報をビツト線対Ｂ及びに伝えるこ
とによつてなされる。また、情報の書き込みは、
トランスフアゲート５，６を導通させ、データ入
力バツフアからの入力データをビツト線対Ｂ及び
Ｂを介してメモリセルに伝えることによつてなさ
れる。
てトランスフアゲート５，６を導通させ、メモリ
セルの記憶情報をビツト線対Ｂ及びに伝えるこ
とによつてなされる。また、情報の書き込みは、
トランスフアゲート５，６を導通させ、データ入
力バツフアからの入力データをビツト線対Ｂ及び
Ｂを介してメモリセルに伝えることによつてなさ
れる。
従来、このメモリセルをガリウム砒素基板上に
形成した場合、ワード線WLが低電位で非選択状
態にあるメモリセルにおいては、トランスフアゲ
ート５及び６を流れるリーク電流のために、ビツ
ト線Ｂ及びからメモリセルへの誤書き込みがな
され、メモリセルの情報が破壊されるという問題
点があつた。
形成した場合、ワード線WLが低電位で非選択状
態にあるメモリセルにおいては、トランスフアゲ
ート５及び６を流れるリーク電流のために、ビツ
ト線Ｂ及びからメモリセルへの誤書き込みがな
され、メモリセルの情報が破壊されるという問題
点があつた。
すなわち、第１０図のメモリセルの内部ノード
は、非選択状態において高電位側が0.6V程度、
低電位側がほぼ接地電位となる。一方、DCFLで
構成されたワード線駆動回路においては、出力の
低レベルはMESFETの閾値電圧程度の値である。
従つてワード線WLが接続されたトランスフアゲ
ート５及び６の非選択状態におけるゲート電圧
は、MESFETの閾値電圧程度となり、メモリセ
ル内部ノードの低電位側がほぼ接地電位であるこ
とから、ゲートが順バイアスされた状態になる。
ガリウム砒素MESFETにおいては、ドレイン・
ソース間電流Idsはゲート・ソース間電圧Vgsが
閾値電圧よりも0.3V程度低いときに最小となり、
Vgsが閾値電圧の場合には最小値の約103倍以上
の電流が流れる。そのため、選択状態にあるメモ
リセルから情報をビツト線に読み出している場
合、他の非選択状態にあるメモリセルのリーク電
流のために、左右のビツト線対の内、高電位側の
ビツト線の電位が下がり、低電位側のビツト線の
電位が上がつて、選択されているメモリセルが誤
書き込みされるという問題点があつた。
は、非選択状態において高電位側が0.6V程度、
低電位側がほぼ接地電位となる。一方、DCFLで
構成されたワード線駆動回路においては、出力の
低レベルはMESFETの閾値電圧程度の値である。
従つてワード線WLが接続されたトランスフアゲ
ート５及び６の非選択状態におけるゲート電圧
は、MESFETの閾値電圧程度となり、メモリセ
ル内部ノードの低電位側がほぼ接地電位であるこ
とから、ゲートが順バイアスされた状態になる。
ガリウム砒素MESFETにおいては、ドレイン・
ソース間電流Idsはゲート・ソース間電圧Vgsが
閾値電圧よりも0.3V程度低いときに最小となり、
Vgsが閾値電圧の場合には最小値の約103倍以上
の電流が流れる。そのため、選択状態にあるメモ
リセルから情報をビツト線に読み出している場
合、他の非選択状態にあるメモリセルのリーク電
流のために、左右のビツト線対の内、高電位側の
ビツト線の電位が下がり、低電位側のビツト線の
電位が上がつて、選択されているメモリセルが誤
書き込みされるという問題点があつた。
このような問題点を解決するため、第１１図に
示す例えば電子通信学会半導体トランジスタ研究
会資料SSD84−130、pp65、図１に示された回路
がある。これは非選択状態におけるワード線電位
の低レベルをレベルシフト回路を用いることによ
つて深い負の値とし、トランスフアゲート５，６
のゲート電圧を深い逆バイアス状態とすることに
よつてリーク電流の低減を図るものである。しか
しながら、レベルシフト回路において正負二電源
を必要とする欠点があつた。
示す例えば電子通信学会半導体トランジスタ研究
会資料SSD84−130、pp65、図１に示された回路
がある。これは非選択状態におけるワード線電位
の低レベルをレベルシフト回路を用いることによ
つて深い負の値とし、トランスフアゲート５，６
のゲート電圧を深い逆バイアス状態とすることに
よつてリーク電流の低減を図るものである。しか
しながら、レベルシフト回路において正負二電源
を必要とする欠点があつた。
この発明は上記のような問題点を解決するため
になされたもので、トランスフアゲートのリーク
電流を低減してメモリセルへの誤書き込みを防止
し、安定動作を図ることができるガリウム砒素集
積回路を得ることを目的としている。
になされたもので、トランスフアゲートのリーク
電流を低減してメモリセルへの誤書き込みを防止
し、安定動作を図ることができるガリウム砒素集
積回路を得ることを目的としている。
この発明に係るガリウム砒素集積回路は、スタ
テイツク型メモリセルをフリツプフロツプ回路に
より構成するとともに、ワード線によつて駆動さ
れるトランスフアゲートをノーマリオフ型
MESFETにより構成した半導体記憶装置におい
て、ワード線非選択時、上記メモリセルの低電位
側内部ノードを、ワード線選択時に比べて所定量
高い電位にクランプするクランプ手段を設け、ワ
ード線非選択時には上記トランスフアゲートのゲ
ート電圧が深い逆バイアス状態となるようにした
ものである。
テイツク型メモリセルをフリツプフロツプ回路に
より構成するとともに、ワード線によつて駆動さ
れるトランスフアゲートをノーマリオフ型
MESFETにより構成した半導体記憶装置におい
て、ワード線非選択時、上記メモリセルの低電位
側内部ノードを、ワード線選択時に比べて所定量
高い電位にクランプするクランプ手段を設け、ワ
ード線非選択時には上記トランスフアゲートのゲ
ート電圧が深い逆バイアス状態となるようにした
ものである。
この発明においては、ワード線非選択時、メモ
リセルの低電位側内部ノードを、ワード線選択時
に比べて所定量高い電位にクランプするクランプ
手段を設け、ワード線非選択時にはノーマリオフ
型MESFETにより構成されたトランスフアゲー
トのゲート電圧が深い逆バイアス状態となるよう
にしたから、トランスフアゲートを、上記クラン
プを行わない場合のMESFETの通常のオフ状態
に比べてより強いオフ状態にすることができ、こ
れによつて非選択状態のメモリセルのトランスフ
アゲートを流れる電流を低減して誤書込みを防止
することができる。
リセルの低電位側内部ノードを、ワード線選択時
に比べて所定量高い電位にクランプするクランプ
手段を設け、ワード線非選択時にはノーマリオフ
型MESFETにより構成されたトランスフアゲー
トのゲート電圧が深い逆バイアス状態となるよう
にしたから、トランスフアゲートを、上記クラン
プを行わない場合のMESFETの通常のオフ状態
に比べてより強いオフ状態にすることができ、こ
れによつて非選択状態のメモリセルのトランスフ
アゲートを流れる電流を低減して誤書込みを防止
することができる。
以下、この発明の実施例を図について説明す
る。第１図はこの発明の第１の実施例によるガリ
ウム砒素集積回路を示し、図において、１，３は
ノーマリオン型MESFET、２，４，５，６はノ
ーマリオフ型MESFETである。VDDは正電源で
ある。Ｂ，はそれぞれビツト線及びビツト線で
ある。WLはワード線であり、これはDCFL回路
もしくはスーパーバツフア回路で構成されている
ワード線駆動回路に接続されている。７はノーマ
リオフ型MESFET、８はシヨツトキダイオード
である。このノーマリオフ型MESFET及びシヨ
ツトキダイオード８は各行毎に１個ずつ設けられ
ており、ノーマリオフ型MESFET７のドレイン
及びシヨツトキダイオード８のアノードはメモリ
セルのドライバMESFET２，４のソースを接続
する第１のノード２０に接続されている。ノーマ
リオフ型MESFET７のソース及びシヨツトキダ
イオード８のカソードは接地電位に接続されてい
る。RSは行選択信号であり、WLと同一もしく
は同相で変化する。
る。第１図はこの発明の第１の実施例によるガリ
ウム砒素集積回路を示し、図において、１，３は
ノーマリオン型MESFET、２，４，５，６はノ
ーマリオフ型MESFETである。VDDは正電源で
ある。Ｂ，はそれぞれビツト線及びビツト線で
ある。WLはワード線であり、これはDCFL回路
もしくはスーパーバツフア回路で構成されている
ワード線駆動回路に接続されている。７はノーマ
リオフ型MESFET、８はシヨツトキダイオード
である。このノーマリオフ型MESFET及びシヨ
ツトキダイオード８は各行毎に１個ずつ設けられ
ており、ノーマリオフ型MESFET７のドレイン
及びシヨツトキダイオード８のアノードはメモリ
セルのドライバMESFET２，４のソースを接続
する第１のノード２０に接続されている。ノーマ
リオフ型MESFET７のソース及びシヨツトキダ
イオード８のカソードは接地電位に接続されてい
る。RSは行選択信号であり、WLと同一もしく
は同相で変化する。
次に動作について説明する。
VDDには1.5Vが印加されているとする。選択状
態において、ワード線WLは0.6V程度の高電位と
なり、それがトランスフアゲート５及び６のゲー
トに印加されれる。同時にWLと同一もしくは同
相信号である行選択信号RSがノーマリオフ型
MESFET７のゲートに印加され、このMESFET
７を導通状態にしてドレイン電圧をほぼ接地電位
にまで下げる。ノーマリオフ型MESFET７のド
レインは、第１のノード２０に接続されているた
め、メモリセルの内部ノードは高電位側が0.6V
程度、低電位側がほぼ接地電位となり、この電位
がトランスフアゲートを経てビツト線に読み出さ
れ、或いはビツト線電位をメモリセルの内部ノー
ドに転送することよつて書き込みが行われる。
態において、ワード線WLは0.6V程度の高電位と
なり、それがトランスフアゲート５及び６のゲー
トに印加されれる。同時にWLと同一もしくは同
相信号である行選択信号RSがノーマリオフ型
MESFET７のゲートに印加され、このMESFET
７を導通状態にしてドレイン電圧をほぼ接地電位
にまで下げる。ノーマリオフ型MESFET７のド
レインは、第１のノード２０に接続されているた
め、メモリセルの内部ノードは高電位側が0.6V
程度、低電位側がほぼ接地電位となり、この電位
がトランスフアゲートを経てビツト線に読み出さ
れ、或いはビツト線電位をメモリセルの内部ノー
ドに転送することよつて書き込みが行われる。
非選択信号においては、ビツト線WL、行選択
信号RSはともに0.1V程度の低電位となる。この
とき、ノーマリオフ型MESFET７は非導通状態
となり、ドレイン電圧はシヨツトキダイオード８
によつて0.6V程度の電位にクランプされる。従
つてメモリセルの内部のノードは高電位側が
1.2V程度、低電位側が0.6V程度の電位となる。
また、ビツト線についてはビツト線負荷（図示せ
ず）によつて高電位側が0.6V程度、低電位側が
0.4V程度の電位となる。
信号RSはともに0.1V程度の低電位となる。この
とき、ノーマリオフ型MESFET７は非導通状態
となり、ドレイン電圧はシヨツトキダイオード８
によつて0.6V程度の電位にクランプされる。従
つてメモリセルの内部のノードは高電位側が
1.2V程度、低電位側が0.6V程度の電位となる。
また、ビツト線についてはビツト線負荷（図示せ
ず）によつて高電位側が0.6V程度、低電位側が
0.4V程度の電位となる。
従つて本実施例では、トランスフアゲート５及
び６のゲートに0.1V程度の電位が印加されてい
る場合でも、メモリセルの内部ノードの低電位側
はシヨツトキダイオード８により0.6V程度の電
位にクランプされるので、ゲートは深い逆バイア
ス状態となることとなり、リーク電流を十分に低
減することができ、メモリセルの誤書き込みを防
止することができる。
び６のゲートに0.1V程度の電位が印加されてい
る場合でも、メモリセルの内部ノードの低電位側
はシヨツトキダイオード８により0.6V程度の電
位にクランプされるので、ゲートは深い逆バイア
ス状態となることとなり、リーク電流を十分に低
減することができ、メモリセルの誤書き込みを防
止することができる。
第２図はこの発明の第２の実施例を示し、これ
は第１図におけるシヨツトキダイオードに代えて
抵抗素子８′を用いた例である。
は第１図におけるシヨツトキダイオードに代えて
抵抗素子８′を用いた例である。
第３図はこの発明の第３の実施例を示し、これ
はノーマリオフ型MESFET７を１行につき１個
設け、シヨツトキダイオード８を各メモリセル１
個ずつに設けた例である。また第４図は第３図に
おけるシヨツトキダイオード８に代えて抵抗素子
８′を用いた第４の実施例である。
はノーマリオフ型MESFET７を１行につき１個
設け、シヨツトキダイオード８を各メモリセル１
個ずつに設けた例である。また第４図は第３図に
おけるシヨツトキダイオード８に代えて抵抗素子
８′を用いた第４の実施例である。
第５図はこの発明の第５の実施例を示し、これ
はシヨツトキダイオード８を１行につき１個設
け、ノーマリオフ型MESFET７を各々メモリセ
ル１個ずつに設けた例である。また第６図は第５
図におけるシヨツトキダイオードに代えて抵抗素
子８′を用いた第６の実施例である。
はシヨツトキダイオード８を１行につき１個設
け、ノーマリオフ型MESFET７を各々メモリセ
ル１個ずつに設けた例である。また第６図は第５
図におけるシヨツトキダイオードに代えて抵抗素
子８′を用いた第６の実施例である。
第７図はこの発明の第７の実施例を示し、これ
はノーマリオフ型MESFET７及びシヨツトキダ
イオード８の両方を各メモリセル１個ずつに設け
た例である。また第８図は第７図におけるシヨツ
トキダイオードに代えて抵抗素子８′を用いた第
８の実施例である。
はノーマリオフ型MESFET７及びシヨツトキダ
イオード８の両方を各メモリセル１個ずつに設け
た例である。また第８図は第７図におけるシヨツ
トキダイオードに代えて抵抗素子８′を用いた第
８の実施例である。
第９図はこの発明の第９の実施例を示し、これ
はこの発明を負の単一電源で動作する回路に適用
した例である。なお、正電源、負電源の交換は、
第２から第８の実施例においても可能である。
はこの発明を負の単一電源で動作する回路に適用
した例である。なお、正電源、負電源の交換は、
第２から第８の実施例においても可能である。
このような第２〜第９の実施例においても、上
記第１の実施例と同様の効果を奏する。
記第１の実施例と同様の効果を奏する。
なお、上記第１〜第９の実施例では、ダイオー
ドとしてシヨツトキダイオードを用いたものを示
したが、ダイオードとしてpnダイオードを用い
ても同様の効果を奏する。
ドとしてシヨツトキダイオードを用いたものを示
したが、ダイオードとしてpnダイオードを用い
ても同様の効果を奏する。
以上のようにこの発明に係るガリウム砒素集積
回路によれば、ワード線非選択時、メモリセルの
低電位側内部ノードを、ワード線選択時に比べて
所定量高い電位にクランプするクランプ手段を設
け、ワード線非選択時にはノーマリオフ型
MESFETにより構成されたトランスフアゲート
のゲート電圧が深い逆バイアス状態となるように
したので、トランスフアゲートを、上記クランプ
を行わない場合の通常のMESFETのオフ状態に
比べてより強いオフ状態にすることができ、これ
によつて非選択状態のメモリセルのトランスフア
ゲートを流れる電流を低減して誤書込みを防止す
ることができる効果がある。
回路によれば、ワード線非選択時、メモリセルの
低電位側内部ノードを、ワード線選択時に比べて
所定量高い電位にクランプするクランプ手段を設
け、ワード線非選択時にはノーマリオフ型
MESFETにより構成されたトランスフアゲート
のゲート電圧が深い逆バイアス状態となるように
したので、トランスフアゲートを、上記クランプ
を行わない場合の通常のMESFETのオフ状態に
比べてより強いオフ状態にすることができ、これ
によつて非選択状態のメモリセルのトランスフア
ゲートを流れる電流を低減して誤書込みを防止す
ることができる効果がある。
第１図はこの発明の第１の実施例によるガリウ
ム砒素集積回路を示す回路図、第２図ないし第９
図はこの発明の第２ないし第９の実施例によるガ
リウム砒素集積回路を示す回路図、第１０図及び
第１１図はそれぞれ従来のガリウム砒素集積回路
を示す回路図である。 図において、１，３はノーマリオン型
MESFET、２，４，５，６，７はノーマリオフ
型MESFET、８はシヨツトキダイオード、８′は
抵抗素子、２０は第１のノード、Ｂはビツト線、
Ｂはビツト線、RSは行選択信号、WLはワード
線、VDDは正電源である。なお図中同一符号は同
一又は相当部分を示す。
ム砒素集積回路を示す回路図、第２図ないし第９
図はこの発明の第２ないし第９の実施例によるガ
リウム砒素集積回路を示す回路図、第１０図及び
第１１図はそれぞれ従来のガリウム砒素集積回路
を示す回路図である。 図において、１，３はノーマリオン型
MESFET、２，４，５，６，７はノーマリオフ
型MESFET、８はシヨツトキダイオード、８′は
抵抗素子、２０は第１のノード、Ｂはビツト線、
Ｂはビツト線、RSは行選択信号、WLはワード
線、VDDは正電源である。なお図中同一符号は同
一又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ ガリウム砒素基板上に形成されたフリツプフ
ロツプ回路からなるスタテイツク型メモリセル
と、上記基板上に形成され、上記メモリセルの各
ノードと一対のビツト線との間に接続されたノー
マリオフ型MESFETからなるトランスフアゲー
トとを有するガリウム砒素集積回路において、 ワード線非選択時、上記メモリセルの低電位側
内部ノードを、ワード線選択時に比べて所定量高
い電位にクランプするクランプ手段を設け、 ワード線非選択時には上記トランスフアゲート
のゲート電圧が深い逆バイアス状態となるように
したことを特徴とするガリウム砒素集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63053658A JPH01229496A (ja) | 1988-03-09 | 1988-03-09 | ガリウム砒素集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63053658A JPH01229496A (ja) | 1988-03-09 | 1988-03-09 | ガリウム砒素集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01229496A JPH01229496A (ja) | 1989-09-13 |
| JPH0459716B2 true JPH0459716B2 (ja) | 1992-09-24 |
Family
ID=12948958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63053658A Granted JPH01229496A (ja) | 1988-03-09 | 1988-03-09 | ガリウム砒素集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01229496A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6512705B1 (en) * | 2001-11-21 | 2003-01-28 | Micron Technology, Inc. | Method and apparatus for standby power reduction in semiconductor devices |
-
1988
- 1988-03-09 JP JP63053658A patent/JPH01229496A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01229496A (ja) | 1989-09-13 |
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