JPH01231452A

JPH01231452A - フレーム・リレー形データ交換機

Info

Publication number: JPH01231452A
Application number: JP63282725A
Authority: JP
Inventors: Hideyuki Hirata; 英之平田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-11-11
Filing date: 1988-11-08
Publication date: 1989-09-14
Anticipated expiration: 2012-02-12
Also published as: JP2580744B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はデータ交換網におけるパケット交換機に関し、
特に統合サービスデジタル網（ＩＳＤＮ）におけるフレ
ーム・リレーイング・サービスを実現するフレーム・リ
レー形のデータ交換機に関する。

〔従来の技術〕

ｌ５ＤＮにおけるフレーム・リレーでは、ネットワーク
内部では、論理回線番号をもとにしたヘッダの更新のみ
の処理を行うこととし、データの転送誤り等の検出によ
るデータの再送に関連した処理はすべてエンドツーエン
ドで行うという通借方式であル（”ｌ５ＤＮ　ＰＡＣＫ
ＥＴ　５ＥＲＶＩＣＥＳ　ＥＶＯ−ＬＵＴＩＯＮ’　　
Ｍｅｈｍｅｔ　　Ｕｎｓｏｙ、ＩＥＥＥ　　１９８７．
Ａ４．４．１−Ａ４．４．５）。

３．１−４７．３．５に’Ｈｉｇｈ　５ｐｅｅｄ　Ｐａ
ｃｋｅｔ　ＳｗｉｔｃｈｉｎｇＰｒｏｔｏｃｏｌ”と題
して提案されている。

このデータ交換機は、ソフトウェア上に入力論理回線番
号と出力論理回線番号との対応を示すテーブルを設け、
入力通信回線からデータが入力されたことを検出すると
、−旦データをメモリに記憶し、このデータのヘッダ部
より上記ソフトウェアテーブルをひくことにより対応す
る出力論理回線番号を見つけ出し、これに基づいてデー
タのヘッダ部を更新し、出力通信回線への送出処理を行
っていた。

〔発明が解決しようとする課題〕

しかし、このような従来のデータ交換機では、入力論理
回線番号と出力論理回線番号との対応をソフトウェアテ
ーブル上にもっていたために、ヘッダの更新処理に必要
なメモリアクセス回数が多くなる。さらに、この処理を
プロセッサの処理によって行っているため高速処理を実
現するためには、バッファ等の回線対応部のみでなく、
ソフトウェアテーブルを格納したメモリへのアクセスお
よびプロセッサの処理速度そのものを高速化する必要が
ある欠点があった。

〔課題を解決するための手段〕

本発明のデータ交換機は、入力通信回線上の論理回線デ
ータを入力してヘッダ部と通信データ部とに分離する入
力制御装置と、このヘッダ部をあらかじめ登録された入
力論理回線番号と照合し、一致した入力論理回線番号が
格納されたアドレスに相当するアドレス制御信号を出力
する連想メモリと、このアドレス制御信号に基づいて一
致した入力論理回線番号に対応するあらかじめ登録され
た出力論理回線番号を出力する一時記憶回路と、上記通
信データ部を一時格納する通信データバッファと、上記
一時記憶回路から出力される出力論理回線番号とこの通
信データバッファから出力される通信データ部とを合成
して論理回線データとして出力通信回線上に出力する出
力制御装置とを備える。

〔実施例〕

第１図を参照すれば１本発明の一実施例のデータ交換機
は、プロセッサ９０と、このプロセッサ９０に接続され
たデータ交換部１００とを備える。

データ交換部１００は、入力通信回線（図示せず）上の
論理回線データを入力する入力端子１と、この入力端子
１から論理回線データを入力してヘッダ部と通信データ
部とに分離する入力制御装置１０と、前記分離さｈたヘ
ッダ部の更新処理を行なうへ、ダ部交換回路４０と、前
記分離された通信データ部を一時格納する通信データバ
ッファ２０と、前記ヘッダ部変換回路４０から出力され
る出力論理回線番号とこの通信データバッファ２０から
出力される通信データ部とを合成して論理回線データと
して出力する出力制御装置３０と、この出力制御装置３
０から前記論理回線データを入力して出力通信回線（図
示せず）上に出力する出力端子２とを備えている。

以下第１図および第２図を参照して更に詳細に説明する
。

前記ヘッダ部変換回路４０は、前記ヘッダ部をあらかじ
め登録された入力論理回線番号と照合し、一致した入力
論理回線番号が格納されたアドレスに相当するアドレス
制御信号を出力する連想メモリ４００と、このアドレス
制御信号に基づいてこの一致した入力論理回線番号に対
応するあらかじめ登録された出力論理回線番号を出力す
る一時記憶回路５００と、プロセッサ９０から入力論理
回線番号を入力して連想メモリ４００に与え、入力論理
回線番号アドレスを入力しアドレスデコーダ６００を介
して連想メモリ４００に与え、またプロセッサ９０から
出力論理回線番号を入力して一時記憶回路５００に与え
、出力論理回線番号アドレスを入力しアドレスデコーダ
７００を介して一時記憶回路５００に与えるプロセッサ
インタフェース８００とを備える。

前記入力制御装置１０は、直並列変換回路１１、カウン
タ１２．第１のレジスタ１３および第２のレジスタ１４
を備えている。入力制御装置１０の入力端子ｌのＤＡＴ
Ａ端子を介して直並列変換回路１１の端子ＳＤに論理回
路データがシリアルに入力される。なお前記入力端子１
はＤＡＴＡ、ＣＬＯＣＫおよびＴＩＭＩＮＧ入力端子を
備゛　　えているが、伝送路上のシリアルデータからの
クロック抽出に関しては伝送方式の問題であり、本発明
とは直接関係しないので説明は省略する。

前記入力端子１への入力は、第２図に示すようにヘッダ
部Ｈおよび通信データ部りで構成されており、フラグパ
ターンによりフレームの開始よおび終結を検出できる。

ここでは、簡単化のためにフレームの長さを固定長と考
えることとし、フレームの開始のみを検出することによ
り、本データ交換機に必要なタイミングはすべて得られ
るものとする。

したがって、入力端子１におけるデータ、クロック、タ
イミング信号の関係は第２図に示すとおりである。

入力制御装置１０の入力端子１を介して直並列変換回路
１１の端子ＳＤに第２図に示すような論理回路データが
シリアルに入力される。この直並列変換回路１１はオク
テツト（８ビツト）単位でデータをパラレルに変換して
端子ＰＤから出力する。直並列変換回路１１から出力さ
れたデータは第１および第２のレジスタ１３および１４
に供給される。第１のレジスタ１３はコントローラ１２
からの制御信号Ｔ２により１オクテツトの長さのヘッダ
部Ｈを蓄積する。また第２のレジスタ１４も同様にコン
トローラ１２からの制御信号Ｔ１により通信データ部り
をオクテツト単位で蓄積する。

なおコントローラ１２はタイミング信号を端子Ｒに受け
るとリセットされ、制御信号ＴＩ、Ｔ２゜ＷｌおよびＷ
２を作成を開始する。前記入力制御装置１０によって分
離された論理回線データのうちヘッダ部Ｈは第１のレジ
スタ１３から出力１０３へ出力されヘッダ部変換回路４
０の連想メモリ４００の入力４０３に供給される。また
通信データ部りは、第２のレジスタ１４から出力１０２
を介して通信データバッファ２０へ供給される。通信デ
ータバッファ２０はファースト・イン・ファースト・ア
ウト（ＦＩＦＯ）メモリ２１で構成されている。このＦ
ＩＦＯメモリ２１は前記コントローラ１２からの制御信
号Ｗ１を端子ＷＲで受け、クロック信号Ｃに従って入力
２０１を介して端子ＷＤに入力された通信データ部りを
蓄積する。

連想メモリ４００は、入力４０３を介して入力制御装置
１０から照合すべきヘッダ部りを受信するとともに、入
力４０４を介してプロセッサインタフェース８００のデ
ータ入出力端子８０１おびアドレスデコーダ６００を介
してアドレス出力端子８０２にそれぞれ接続され、プロ
セッサ９００からの制御により内容の読み書きが行なわ
れる。

連想メモリ４００と一時記憶回路５００とはともに同一
数のアドレス（第１図の例では４アドレス）をもち、各
４の７ドレスに対応して、このヘッダ部に相当するデー
タを格納する。。

連想メモリ４００の場合は、各アドレスに対応してアド
レスデコーダ６００より供給されるアドレス制御入力（
たとえば４０１）および照合データと一致した場合に出
力するアドレス制御出力（たとえば４０２）をもってい
る。連想メモリ４００のアドレス制御出力（たとえば４
０２）は、各々一時記憶回路５００の同一アドレスのセ
ルにアドレス制御入力（たとえば５０１）として接続さ
れている。一時記憶回路５００においては、各々のアド
レスに対し連想メモリ４００およびアドレスデコーダ７
００より供給されるアドレス制御信号入力（たとえば５
０１および５０２）を有しており、サイクル分は等の方
式によってどちらからもアクセスできる。

また、一時記憶回路５００は、連想メモリ４００と同様
にプロセッサインタフェース８００からのアクセスが可
能である。さらに、一時記憶回路５００は連想メモリ４
００からのアドレス制御入力（たとえば５０１）を受信
した場合にデータ出力５０３へ対応するアドレスに格納
されたデータ（更新されたヘッダ部）を出力する。

出力制御装置３０は第３のレジスタ３１．第４のレジス
タ３２．セレクタ３３．並直列変換回路３４およびコン
トローラ３５を備えている。

コントローラ３５からの制御信号Ｒ２が一時記憶回路５
００の端子５０３へ供給されると、この−一時記憶回路
５００の該当エリアから変換されたヘッダ部Ｈが読み出
され、第４のレジスタに出力される。また前述のＦＩＦ
Ｏメそりはコントローラ３５０制御信号Ｒ１を端子ＲＲ
で受け、蓄積された通信データ部りを端子ＲＤから読み
出し第３のレジスタ３１へ供給する。第３のレジスタ３
１はこの通信データ部りを蓄積する。その後コントロー
ラ３５は選択信号Ｓをセレクタ３３へ供給し第４のレジ
スタ３２からのヘッダ部Ｈおよび第３のレジスタ３１か
らの通信データ部りを切り替え、第２図に示したような
論理回線データになるよう並直列変換回路３４へ出力す
る。並直列変換回路３４はセレクタ３３からパラレルに
入力されたヘッダ部Ｈおよび通信データ部りをシリアル
に変換し出力端子２へ出力する。

次に第３図を参照して本発明のデータ交換機の連想メモ
リの入力論理回線番号と一時記憶回路の出力論理回線番
号との対応を説明する。同図において、Ａはアドレス、
Ｎｌは入力通信回線の論理回線番号およびＮ２は入力通
信回線に対応する出力通信回線の論理回線番号を示す。

第１図において、この論理回線データが入力制御装置１
０に入力されると、へ、ダ部Ｈと通信データ部りとは分
離され、ヘッダ部１１は連想メモリ４００の照合データ
として扱われる。このときに連想メモリ４００には、プ
ロセッサ９０により、入力通信回線で使用中となってい
る論理回線番号（ヘッダ部Ｈ）が格納されている。

また、第３図に示すようにこれと同一アドレスをもつメ
モリ５００のエリアには、プロセッサ９０より入力通信
回線の論理回線番号Ｎｌ　（連想メモリ４００に格納さ
れたヘッダ部Ｈに対応する論理回線番号）に対応した出
力通信回線の論理回線番号Ｎ２が格納されている。した
がって、入力制御装置１０によって分離され、連想メモ
リ４００の照合データとなったヘッダ部Ｈに一致した論
理回線番号が、連想メモリ４００に登録されていると対
応するアドレスのアドレス制御出力（たとえば４０２）
がアクティブとなり、その結果一時記憶回路５００の同
一アドレスに格納された論理回線番号（更新ヘッダ部）
が出力され、出力制御装置３０へわたされる。

この新しいヘッダ部を受信した出力制御装置３０は、通
信データバッファ２０から一時記憶されていた通信デー
タを読み出し、これらを合成して出力通信回線へ出力す
る。

第４図は本発明のデータ交換機を含むデータ交換網のブ
ロック構成図である。第４図において、１０００、〜１
０００．は入力端子、２０００．〜２０００４は出力端
子、１００＋ｔ〜１００１４゜１０’Ｏｚｔ〜１００ｓ
４．１００ｓ＋はデータ交換部、２００は論理回線多重
化装置および３００は論理回線分離装置である。上述の
ようなフレーム・リレー形データの交換機と、論理回線
多重化装置２００および論理回線分離装置３００とを組
み合わせることにより、第４図に示すような大規模なデ
ータ交換機を構成することが可能である。

次に第４図に第５図を併せ参照して交換動作を説明する
。

入力端子１０００．からヘッダ部ＡＩ、Ａ２をもつ論理
回線データが順次データ交換部１００＋＋に入力される
とヘッダ部ＡＩ、Ａ２をヘッダ部Ｂ１、Ｂ３に変換し論
理回線多重化装置２００を介してデータ交換部１００３
！へ出力する。ここでヘッダ部Ａｌ、Ａ２は加入者（図
示せず）とこのデータ交換機との間で発着呼時、ローカ
ルにとり決められるヘッダであり、またヘッダ部Ｂｌ、
Ｂ３はこのデータ交換機の最大輪理多重分までとれる呼
識別番号である。

また、入力端子１０００．からもデータ交換部１００＋
ｓに論理回線データが入力され、ヘッダ部がＢ２に変換
されてデータ交換部１００３１へ入力される。データ交
換部１００ｓ＋は前記ヘッダ部Ｂ１、Ｂ２．Ｂ３を論理
回線分離装置３００における動作を単純化するために設
定されたヘッダＣ１、Ｃ２，Ｃ３に変換してこの分離装
置３００へ出力する。ここで例えばＣＩはデータ変換部
１００□４へ、またＣ２．Ｃ３はデータ変換部１００□
１ヘルーテイングされるようにプリセットされた値であ
る。分離装置３００はデータ交換部１００ｇ＋からのデ
ータのヘッダ部にしたがって、例えばヘッダ部Ｃ１のも
のはデータ変換部ｉｏｏ、、へ、ヘッダ部Ｃ２，Ｃ３の
ものはデータ変換部１００２１へ分配する。各データ変
換部１００□４．１００２１はそれぞれヘッダ部Ｃ１，
Ｃ２，Ｃ３をヘッダ部ＤＩ、Ｄ２．Ｄ３に変換する。こ
こでへ、ダ部Ｄ１、Ｄ２．Ｄ３は出力側において加入者
（図示せず）とこの交換機との間で発着呼時ローカルに
取り決められるヘッダである。

〔発明の効果〕

以上説明したように、本発明のデータ交換機はヘッダ部
の更新に伴うメモリアクセス回数を一回にすることがで
き、かつヘッダ部の更新に伴う処理をプロセッサの処理
能力とは無関係にし、メモリアクセスの高速化に比例し
た交換処理能力の向上をプロセッサに本来要求させる呼
処理能力とは独立に図ることができる。

また、本発明のデータ交換機は連想メモリのアドレス制
御出力をエンコードせず直接一時記憶回路の入力とする
ことにより高速アクセスと、回路規模の小型化とを実現
でき大規模集積化等に有利な回路構成が得られる。

さらに本発明のデータ交換機は連想メモリおよび一時記
憶回路のワードの大きさをＬＳＩの並置等を行うことに
より任意にとれることから、ヘッダ部のデータ形成に任
意性をもたせ汎用化できる。

【図面の簡単な説明】

第１図は本発明一実施例データ交換機のブロック構成図
。第２図は本発明のデータ交換機の論理回線データのフレ
ームフォーマットを示す図。第３図は本発明のデータ交換機の連想メモリの入力論理
番号と一時記憶回路の出力論理番号との対応を示す図。第４図は本発明のデータ交換機を含むデータ交換網のブ
ロック構成図。第５図は第４図に示したデータ交換網の動作を説明する
ための図。１０・・・・・・入力制御装置、２０・・・・・・通信
データバッファ、３０・・・・・・出力制御装置、４０
・・・・・・ヘッダ部交換部、４００・・・・・・連想
メモリ、５００・・・・・・一時記憶回路。へ　＼　　１亡弄　３　凹

Claims

【特許請求の範囲】入力通信回線上の論理回線データの入力論理回線番号を
出力論理回線番号に更新して出力通信回線上に出力する
データ交換機において、上記入力通信回線上の論理回線データを入力してヘッダ
部と通信データ部とに分離する入力制御装置と、このヘッダ部をあらかじめ登録された入力論理回線番号
と照合し、一致した入力論理回線番号が格納されたアド
レスに相当するアドレス制御信号を出力する連想メモリ
と、このアドレス制御信号に基づいてこの一致した入力論理
回線番号に対応するあらかじめ登録された出力論理回線
番号を出力する一時記憶回路と、上記通信データ部を一
時格納する通信データバッファと、上記一時記憶回路から出力される出力論理回線番号とこ
の通信データバッファから出力される通信データ部とを
合成して論理回線データとして上記出力通信回線上に出
力する出力制御装置と、を備えたことを特徴とするデー
タ交換機。