JPH01233532A - マルチプロセッサシステムにおけるトレース制御方式 - Google Patents
マルチプロセッサシステムにおけるトレース制御方式Info
- Publication number
- JPH01233532A JPH01233532A JP63059325A JP5932588A JPH01233532A JP H01233532 A JPH01233532 A JP H01233532A JP 63059325 A JP63059325 A JP 63059325A JP 5932588 A JP5932588 A JP 5932588A JP H01233532 A JPH01233532 A JP H01233532A
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- Japan
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
複数の命令制御プロセッサ（以下ＩＰＵと略称）、一つ
のシステム制御プロセッサ（以下ＳＰＵと略称）、主記
憶装置、および入出力装置を具備するマルチプロセッサ
システムにおいて障害が発生した際にその追跡をするた
めのトレース制御方式に関し、 障害解析が迅速にでき、障害に関する対応および対策が
早急に実現でき、それにより、信頼性の高いシステムを
得ることを目的とし、 複数の命令制御を行うＩＰＵと、システム全体の制御を
行う１つのＳＰＵと、主記憶装置と、入出力装置とを具
備するマルチプロセッサシステムにおけるトレース制御
方式に右いて、前記ＳＰＵ内に、割込み検出時のデータ
を格納するトレースバッファ（以下ＴＢと略称）を設け
、障害発生時のダンプ出力に際し、前記ＴＢの格納デー
タを出力し、障害解析を迅速に行うように構成する。
のシステム制御プロセッサ（以下ＳＰＵと略称）、主記
憶装置、および入出力装置を具備するマルチプロセッサ
システムにおいて障害が発生した際にその追跡をするた
めのトレース制御方式に関し、 障害解析が迅速にでき、障害に関する対応および対策が
早急に実現でき、それにより、信頼性の高いシステムを
得ることを目的とし、 複数の命令制御を行うＩＰＵと、システム全体の制御を
行う１つのＳＰＵと、主記憶装置と、入出力装置とを具
備するマルチプロセッサシステムにおけるトレース制御
方式に右いて、前記ＳＰＵ内に、割込み検出時のデータ
を格納するトレースバッファ（以下ＴＢと略称）を設け
、障害発生時のダンプ出力に際し、前記ＴＢの格納デー
タを出力し、障害解析を迅速に行うように構成する。
本発明は複数のＩＰＵ、１つの５ＰｔＪ、主記憶装置、
および入出力装置を具備するマルチプロセッサシステム
において障害が発生した際にその追跡をするためのトレ
ース制御方式に関する。
および入出力装置を具備するマルチプロセッサシステム
において障害が発生した際にその追跡をするためのトレ
ース制御方式に関する。
第２図に示すような複数のＩＰＵ、ＳＰＵ、主記憶装置
、および入出力装置（■０）で構成されるマルチプロセ
ッサシステムにおいて、障害が発生した際、その障害解
析手段の１つとしてトレース情報が用いられる。
、および入出力装置（■０）で構成されるマルチプロセ
ッサシステムにおいて、障害が発生した際、その障害解
析手段の１つとしてトレース情報が用いられる。
従来は、トレース情報の採取手段としてトレースをする
付加装置を取り付けたり、トレースプログラムを付加し
、再現テストによりその障害解析を行っている。第７図
に従来方式の障害解析手順が示される。
付加装置を取り付けたり、トレースプログラムを付加し
、再現テストによりその障害解析を行っている。第７図
に従来方式の障害解析手順が示される。
前述のような現状においては、障害解析に多大な時間を
必要としたり、付加装置およびトレースプログラムを適
用すると障害が現れなくなり（例えばタイミングで発生
する障害等）、原因の究明ができない等、多くの解決す
べき課題がある。
必要としたり、付加装置およびトレースプログラムを適
用すると障害が現れなくなり（例えばタイミングで発生
する障害等）、原因の究明ができない等、多くの解決す
べき課題がある。
本発明の目的は、障害解析が迅速にでき、障害に関する
対応および対策が早急に実現でき、それにより、信頼性
の高いシステムを得ることにある。
対応および対策が早急に実現でき、それにより、信頼性
の高いシステムを得ることにある。
本発明においては、第１図に例示されるように、複数の
命令制御を行うｌＰｔ１１と、システム全体の制御を行
う１つのＳＰＵ ２と、主記憶装置３と、入出力装置４
とを具備するマルチプロセッサシステムにおけるトレー
ス制御方式において、前記５ＰＩＪ２内に、割込み検出
時のデータを格納するＴＢＳを設け、障害発生時のダン
プ出力に際し、前記ＴＢ５の格納データを出力し、障害
解析を迅速に行うことを特徴とするマルチプロセッサシ
ステムにおけるトレース制御方式が提供される。
命令制御を行うｌＰｔ１１と、システム全体の制御を行
う１つのＳＰＵ ２と、主記憶装置３と、入出力装置４
とを具備するマルチプロセッサシステムにおけるトレー
ス制御方式において、前記５ＰＩＪ２内に、割込み検出
時のデータを格納するＴＢＳを設け、障害発生時のダン
プ出力に際し、前記ＴＢ５の格納データを出力し、障害
解析を迅速に行うことを特徴とするマルチプロセッサシ
ステムにおけるトレース制御方式が提供される。
前述のように、本発明では、ＴＢ５をＳＰＵ ２内に設
け、ＩＰＵ １からの割込みタイミングをトレースし、
データをＴＢ５に格納し、障害発生時の障害解析手段の
ダンプ機能によりトレース情報を取り出す。これにより
新たに再現テストを行わせることなく、障害解析を実行
でき、障害の早期解決が可能となる。
け、ＩＰＵ １からの割込みタイミングをトレースし、
データをＴＢ５に格納し、障害発生時の障害解析手段の
ダンプ機能によりトレース情報を取り出す。これにより
新たに再現テストを行わせることなく、障害解析を実行
でき、障害の早期解決が可能となる。
本発明の一実施例としてのマルチプロセッサシステムに
おけるトレース制御方式が第１図、第３図、第４図、第
５図、および第６図を参照して説明される。
おけるトレース制御方式が第１図、第３図、第４図、第
５図、および第６図を参照して説明される。
本実施例のシステムは、第１図に示されるように、複数
（３個）のＩＰＵ １ 、ＴＢ Ｓを有するＳＰＵ ２
、主記憶装置３、および複数の入出力装置４を具備する
。
（３個）のＩＰＵ １ 、ＴＢ Ｓを有するＳＰＵ ２
、主記憶装置３、および複数の入出力装置４を具備する
。
ＩＰＵＩ、５ＰＵ２、および主記憶装置３はバスで接続
され、入出力装置４は５Ｐｔｌ ２と接続される。
され、入出力装置４は５Ｐｔｌ ２と接続される。
複数のＩＰ［Ｉ １からＳＰＵ ２に対する割込み信号
は、１本に集約され、論理和が求められてＳＰ［Ｉ ２
に通知されるためＳＰＵ ２に対するＩＰＵ割込みは並
列制御されることはない。
は、１本に集約され、論理和が求められてＳＰ［Ｉ ２
に通知されるためＳＰＵ ２に対するＩＰＵ割込みは並
列制御されることはない。
第３図には実施例の障害解析手順を示す流れ図が示され
る。すなわち、障害が発生すると、まずメモリダンプ処
理が行われる。ここにダンプとは記憶装置のある部分の
内容の一部または全部を別の部分にプログラムによって
移しかえることを言う。次いで障害発生通知がなされ、
読み出されたＴＢ５からのデータのＩＰＵ番号と実行命
令を解析する（メモリダンプ解析ステップ）。これによ
り原因が判明しない場合は分岐し別途原因の解析を行う
。原因が判明した時はそれに応じた対策をとる。
る。すなわち、障害が発生すると、まずメモリダンプ処
理が行われる。ここにダンプとは記憶装置のある部分の
内容の一部または全部を別の部分にプログラムによって
移しかえることを言う。次いで障害発生通知がなされ、
読み出されたＴＢ５からのデータのＩＰＵ番号と実行命
令を解析する（メモリダンプ解析ステップ）。これによ
り原因が判明しない場合は分岐し別途原因の解析を行う
。原因が判明した時はそれに応じた対策をとる。
第４図には実施例の割込み処理におけるトレースデータ
格納の処理過程の流れ図が示される。まずＩＰＵからの
割込みが行われると、割込み処理が実行され、次いで追
加ロジックとして、ＴＢ５の領域内へＩＰＵ番号セット
およびＩＰＵ制御情報セットが行われる。その後、依頼
処理の実行に進む。
格納の処理過程の流れ図が示される。まずＩＰＵからの
割込みが行われると、割込み処理が実行され、次いで追
加ロジックとして、ＴＢ５の領域内へＩＰＵ番号セット
およびＩＰＵ制御情報セットが行われる。その後、依頼
処理の実行に進む。
第５図にはＴＢ５のデータ格納のフォーマットが例示さ
れる。ＩＰＵ割込み時、トレースバッファポインタアド
レスに従って、そのバッファ上にＩＰＵ番号、［’Ｕ制
御情報を格納し、トレースバッファアドレスが最終であ
るか比較し、最終の時、トレースバッファポインタアド
レスに先頭トレースバッファアドレス（Ａ）を入れる。
れる。ＩＰＵ割込み時、トレースバッファポインタアド
レスに従って、そのバッファ上にＩＰＵ番号、［’Ｕ制
御情報を格納し、トレースバッファアドレスが最終であ
るか比較し、最終の時、トレースバッファポインタアド
レスに先頭トレースバッファアドレス（Ａ）を入れる。
第４図の追加ロジックを通ることにより、タイミング的
にどのＩＰＵがどのような処理をしたかが判別できる。
にどのＩＰＵがどのような処理をしたかが判別できる。
第６図には障害発生時のダンプ処理の流れ図が示される
。この処理においては、障害発生時のダンプフローにＴ
Ｂ領領域データを第５図に示される（Ｓ）から（Ｂ）ま
でダンプするロジックが追加される。第６図における工
０制御メモリダンプステップはデイスプレィ装置等に表
示するためのステップである。
。この処理においては、障害発生時のダンプフローにＴ
Ｂ領領域データを第５図に示される（Ｓ）から（Ｂ）ま
でダンプするロジックが追加される。第６図における工
０制御メモリダンプステップはデイスプレィ装置等に表
示するためのステップである。
前述のように、第４図および第６図に示される追加ロジ
ックを設けることにより、第３図の実施例の障害解析手
順を実現できる。
ックを設けることにより、第３図の実施例の障害解析手
順を実現できる。
本発明によれば、トレースバッファをダンプ出力して障
害解析が迅速にでき、障害に関する対応および対策が早
急に処置でき、それにより、信頼性の高いマルチプロセ
ッサシステムを得ることができる。
害解析が迅速にでき、障害に関する対応および対策が早
急に処置でき、それにより、信頼性の高いマルチプロセ
ッサシステムを得ることができる。
第１図は本発明の構成を示すブロック図、第２図は本発
明の適用されるマルチプロセッサシステムのブロック図
、 第３図は本発明の実施例の障害解析手順を示す図、 第４図は実施例の割込み処理のトレースデータ格納処理
の流れ図、 第５図は実施例のトレースバッファの格納フォーマット
を示す図、 第６図は実施例の障害発生におけるダンプ処理の流れ図
、および 第７図は従来例の障害解析手順を示す流れ図である。 図において、 １・・・ＩＰＵ、 ２・・・ＳＰＵ。 ３・・・主記憶装置、 ４・・・入出力装置、５・
・・ＴＢｏ
明の適用されるマルチプロセッサシステムのブロック図
、 第３図は本発明の実施例の障害解析手順を示す図、 第４図は実施例の割込み処理のトレースデータ格納処理
の流れ図、 第５図は実施例のトレースバッファの格納フォーマット
を示す図、 第６図は実施例の障害発生におけるダンプ処理の流れ図
、および 第７図は従来例の障害解析手順を示す流れ図である。 図において、 １・・・ＩＰＵ、 ２・・・ＳＰＵ。 ３・・・主記憶装置、 ４・・・入出力装置、５・
・・ＴＢｏ
Claims (1)
- 複数の命令制御を行う命令制御プロセッサ（１）と、シ
ステム全体の制御を行う１つのシステム制御プロセッサ
（２）と、主記憶装置（３）と、入出力装置（４）とを
具備するマルチプロセッサシステムにおけるトレース制
御方式において、前記システム制御プロセッサ（２）内
に、割込み検出時のデータを格納するトレースバッファ
（５）を設け、障害発生時のダンプ出力に際し、前記ト
レースバッファ（５）の格納データを出力し、障害解析
を迅速に行うことを特徴とするマルチプロセッサシステ
ムにおけるトレース制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63059325A JPH01233532A (ja) | 1988-03-15 | 1988-03-15 | マルチプロセッサシステムにおけるトレース制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63059325A JPH01233532A (ja) | 1988-03-15 | 1988-03-15 | マルチプロセッサシステムにおけるトレース制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01233532A true JPH01233532A (ja) | 1989-09-19 |
Family
ID=13110089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63059325A Pending JPH01233532A (ja) | 1988-03-15 | 1988-03-15 | マルチプロセッサシステムにおけるトレース制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01233532A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5533288A (en) * | 1978-08-31 | 1980-03-08 | Fujitsu Ltd | Hysteresis recording control system of multi-processor system |
| JPS5697155A (en) * | 1979-12-29 | 1981-08-05 | Fujitsu Ltd | Multidata processing system |
| JPS5872256A (ja) * | 1981-10-26 | 1983-04-30 | Toshiba Corp | 動作記録方法 |
| JPS62175848A (ja) * | 1986-01-30 | 1987-08-01 | Mitsubishi Electric Corp | デ−タ処理システムの入出力動作監視方式 |
-
1988
- 1988-03-15 JP JP63059325A patent/JPH01233532A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5533288A (en) * | 1978-08-31 | 1980-03-08 | Fujitsu Ltd | Hysteresis recording control system of multi-processor system |
| JPS5697155A (en) * | 1979-12-29 | 1981-08-05 | Fujitsu Ltd | Multidata processing system |
| JPS5872256A (ja) * | 1981-10-26 | 1983-04-30 | Toshiba Corp | 動作記録方法 |
| JPS62175848A (ja) * | 1986-01-30 | 1987-08-01 | Mitsubishi Electric Corp | デ−タ処理システムの入出力動作監視方式 |
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