JPH01233643A - データ転送制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ転送制御装置、特に入出力装置と接続す
る入出力接続線上等の信号のトレース情報を蓄積できる
データ転送制御装置に関する。

〔従来の技術〕

従来、この種のデータ転送制御装置には、外部にトレー
ス装置を設けるものと、内部にトレース装置を恒久的に
持たせたものとがあるが、何れの場合もトレースをした
い信号線とトレース用のメモリ回路とが接続されていて
、手動または外部の特定の装置からのトレース開始指示
で信号の書込みを開始し、１本または複数の信号線の信
号が設定された条件となった時に、書込み動作を停止す
るようになっている。従ってメモリ回路のアドレスは書
込みの開始から逐次更新し、最終アドレスの次に最初の
アドレスに戻って、メモリが循環して使用され、メモリ
には容量以内の最新のデータが残されている。また書込
みのクロックはデータ転送制御装置のクロックか、入力
出力装置との転送データが把握できるサンプリング周期
かが使用される。

〔発明が解決しようとする課題〕

しかし、上述の従来のデータ転送制御装置においては、
トレース用のメモリ回路の書込みをデータ転送制御装置
の動作クロックで行った場合には、入出力装置との入出
力接続線上のデータ転送シーケンスの時間が、上記の動
作クロックに比べると極めて長いので、メモリ回路の容
量の制約から、通常、入出力接続線上のデータに関して
は極く一部しか残されていない。またトレース用のメモ
リ回路の書込みを入出力装置との転送データに合わせて
行った場合には、データ転送制御装置の内部信号や入出
力接続線上の短い割れ信号等が正確に書込まれないこと
が生じる。従ってデータ転送制御装置の内部信号のシー
ケンスと、入出力接続線上のシーケンスとを同時に蓄積
してトレースを行うことができないと云う問題点を有し
ている。

本発明の目的は、トレース用のメモリ回路の書込みクロ
ックをデータ転送制御装置の動作クロックに同期し、書
込み開始を入出力装置との入出力接続線上に指定された
信号状態に変化を生じたときから行なわせて、所定の時
間で書込みを停止することにより、入出力接続線上の信
号シーケンスとデータ転送制御装置の内部シーケンスと
を同時にトレースすることのでなるデータ転送制御装置
を提供することにある。

〔課題を解決するための手段〕

本発明のデータ転送制御装置は、入出力装置に入出力接
続線を介して接続され、主記憶装置と入出力装置との間
のデータ転送を制御するデータ転送制御装置において、
前記入出力接続線上の信号とデータ転送制御装置の内部
信号とを、この制御装置の動作クロックに同期して書込
むトレースメモリ回路と、前記入出力接続線のうちの少
なくとも制御線の変化を検出する変化検出手段と、この
変化検出手段の検出出力により起動し時限終了によりタ
イムアウト出力を送出すると共にリセットするタイマ回
路と、前記変化検出手段の出力を受けて前記トレースメ
モリ回路の書込みを開始し、前記タイマ回路のタイマア
ウト出力を受けて上記の書込みを停止するメモリ制御回
路とを有して構成される。

以上の構成により、データ転送制御装置と入出力装置と
の間の、起動信号の送受からデータ信号の送受開始の直
後まで、ならびにデータ信号の送受終了から終了制御信
号の送受までの詳細なシーケンス情報のみをトレースメ
モリ回路に書込ムコとができる。

〔実施例〕

以下、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例のブロック図で、データ転送
制御装置の本体部であるデータ転送制御回路１がシステ
ムバスを介して主記憶装置に接続され、制御線ならびに
データ線を含む入出力接続線を介して入出力装置に接続
されている場合を示している。

本実施例は上記のデータ転送制御回路１と変化検出回路
２とタイマ回路３とメモリ制御回路４とトレースメモリ
回路５とを有して構成されている。

データ転送制御回路１は主記憶装置と入出力装置との間
にあって、両装置のデータ転送の本来の制御を行う。変
化検出回路２は入出力接続線上の制御信号およびデータ
信号を監視し、予め設定された信号の変化を検出して検
出出力をタイマ回路３およびメモリ制御回路４へ送る。

タイマ回路３は上記の検出出力を受けると時限動作を開
始し、予め設定され時限時間の終了でタイマアウト出力
をメモリ制御回路４へ送ると共に、自身はリセットして
次の時限動作に備える。メモリ制御回路４は上記の検出
出力を受けてから上記のタイムアウト出力を受けるまで
、トレースメモリ回路５に書込み動作を行う指示を与え
る。トレースメモリ回路５はメモリ制御回路４からの書
込み動作の指示の間、データ転送制御回路１から与えら
れている内部信号および入出力接続線上の信号を、デー
タ転送制御回路１の内部動作のクロックに同期して順次
アドレスを更新して書込む。

次に第１図のトレース情報の書込み動作について説明を
進めると、予め変化検出回路２においてトレース情報の
書込み開始の条件設定、例えば入出力装置の起動信号を
検出するように設定され、タイマ回路３において書込み
開始から書込み中止までの時限時間を設定する。この時
限時間は例えば起動からデータの送受の始めの部分まで
の予定時間とされる。そこで変化検出回路２に、図示さ
れていない外部回路から動作開始指示が与えられて、変
化検出回路２が起動信号を検出すると、メモリ制御回路
４は直ちにトレースメモリ回路５に書込み動作を行う指
示を与える。トレースメモリ回路５は与えられているク
ロックに従ってアドレスを更新しつつ、データ転送制御
回路１からの内部信号および入出力接続線上の信号を順
次書込む。

一方、変化検出回路２からの検出出力で起動したタイマ
回路３は時限終了でタイムアウト信号をメモリ制御回路
４に与えると、その時点でトレースメモリ回路５のアド
レスの更新および書込みが中止される。その後、再び変
化検出回路２が起動信号を検出すると上記の動作が繰返
んされて、次の起動からデータ送受までの信号シーケン
スがトレースメモリ回路５に書込まれる。次いで変化検
出回路２に与えられていた外部回路からの動作開始指示
を除いて、変化検出回路２の動作を停止させ、図示され
ていないが、従来と同様にトレースメモリ回路５に書込
まれた内容を外部装置に読出す。

なお以上の書込み動作の説明では、起動信号からデータ
送受の始め部分までの信号を書込むものとしたが、変化
検出回路２において、データ送受の開始の後の例えば入
出力接続線のうちのデータ信号の変化を検出して、書込
みを開始しデータ送受の終了部分の信号シーケンスもト
レースメモリ回路５に書込ませることができる。

〔発明の効果〕

以上詳細に説明したとおり、本発明によればデータ転送
制御装置と入出力装置との間の入出力接続線上の指定し
た信号の発生から、指定した時間のみにデータ転送制御
装置の内部動作のクロックに同期して、この制御装置の
内部信号ならびに入出力接続線上の信号をトレースメモ
リ内に書込むので、同一データの断続区間を除いて、デ
ータ送受の開始および終了近傍の詳細な信号シーケンス
のみが効率よく蓄積されるので、メモリの容量が少なく
て済み、トレース情報の解析が容易となる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図である。 １・・・・・・データ転送制御回路、２・・・・・・変
化検出回路、３・・・・・・タイマ回路、４・・・・・
・メモリ制御回路、５・・・・・・トレースメモリ回路
。 代理人　弁理士　内　原　　　晋 十Ｊこ・１−吃装置へ 入田力被買へ 僧１　回

Claims (1)

【特許請求の範囲】
1. 入出力装置に入出力接続線を介して接続され、主記憶装
   置と入出力装置との間のデータ転送を制御するデータ転
   送制御装置において、前記入出力接続線上の信号とデー
   タ転送制御装置の内部信号とを、この制御装置の動作ク
   ロックに同期して書込むトレースメモリ回路と、前記入
   出力接続線のうちの少なくとも制御線の信号の変化を検
   出する変化検出手段と、この変化検出手段の検出出力を
   受けて起動し、時限終了によりタイムアウト出力を送出
   すると共にリセットするタイマ回路と、前記変化検出手
   段の出力を受けて前記トレースメモリ回路の書込みを開
   始し、前記タイマ回路のタイムアウト出力を受けて上記
   の書込みを停止するメモリ制御回路とを有することを特
   徴とするデータ転送制御装置。