JPH01233748A - 集積回路集合体 - Google Patents
集積回路集合体Info
- Publication number
- JPH01233748A JPH01233748A JP63060853A JP6085388A JPH01233748A JP H01233748 A JPH01233748 A JP H01233748A JP 63060853 A JP63060853 A JP 63060853A JP 6085388 A JP6085388 A JP 6085388A JP H01233748 A JPH01233748 A JP H01233748A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- electrodes
- signal
- circuit chip
- chips
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
- H10W72/07552—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting changes in structures or sizes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/521—Structures or relative sizes of bond wires
- H10W72/527—Multiple bond wires having different sizes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5445—Dispositions of bond wires being orthogonal to a side surface of the chip, e.g. parallel arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路集合体に関し、特に複数の集積回路を
一体化した集積回路集合体に関する。
一体化した集積回路集合体に関する。
従来、この種の集積回路集合体は、複数の集積回路を一
体化して使用する場合、−例として、正方形もしくは長
方形の集積回路チップをプリント基板、セラミック基板
等の基板上に配置し、集積回路チップ同志の信号のやり
とりや電源の供給は基板内の配線を介°して行っていた
。
体化して使用する場合、−例として、正方形もしくは長
方形の集積回路チップをプリント基板、セラミック基板
等の基板上に配置し、集積回路チップ同志の信号のやり
とりや電源の供給は基板内の配線を介°して行っていた
。
また、他の例として、高集積化技術が進むにつれ、１つ
の半導体集積回路チップ内に大容量の記憶回路部と論理
演算回路部とを形成した大規模集積回路装置が出現して
来ている。
の半導体集積回路チップ内に大容量の記憶回路部と論理
演算回路部とを形成した大規模集積回路装置が出現して
来ている。
上述した従来の集積回路集合体は、前者の場合、集積回
路チップ同志の信号のやりとりは基板内の配線を介して
行なう構成となっているので、基板上に配置された各集
積回路チップ間の配線は、長方形もしくは正方形をもつ
各集積回路チップの周辺に形成されるため、基板内の配
線が長くなり、信号伝搬遅延時間が長くなるという欠点
がある。
路チップ同志の信号のやりとりは基板内の配線を介して
行なう構成となっているので、基板上に配置された各集
積回路チップ間の配線は、長方形もしくは正方形をもつ
各集積回路チップの周辺に形成されるため、基板内の配
線が長くなり、信号伝搬遅延時間が長くなるという欠点
がある。
また、後者の場合、記憶回路部と論理演算部とでは素子
集積密度の差から記憶回路部の製品歩留りが非常に低く
、集積回路集合体の製品歩留りは記憶回路部の製品歩留
りに左右され、結果として非常に低い製品歩留りになっ
てしまうという欠点がある。
集積密度の差から記憶回路部の製品歩留りが非常に低く
、集積回路集合体の製品歩留りは記憶回路部の製品歩留
りに左右され、結果として非常に低い製品歩留りになっ
てしまうという欠点がある。
更に、超大型コンピュータ等の性能の重要なポイントと
して、記憶回路部の超高速化の必要性が高まっており、
記憶回路部と論理演算部とを異なる製造プロセスで形成
する必要性も出て来ており、この場合の製造プロセスが
非常に複雑且つ困難になるという欠点がある。
して、記憶回路部の超高速化の必要性が高まっており、
記憶回路部と論理演算部とを異なる製造プロセスで形成
する必要性も出て来ており、この場合の製造プロセスが
非常に複雑且つ困難になるという欠点がある。
本発明の目的は、信号伝搬遅延時間を短かくすることが
でき、製品歩留りを記憶回路部に左右されることなく高
くすることができ、かつ製造プロセスが複雑化、困難化
することを防止することができる集積回路集合体を提供
することにある。
でき、製品歩留りを記憶回路部に左右されることなく高
くすることができ、かつ製造プロセスが複雑化、困難化
することを防止することができる集積回路集合体を提供
することにある。
本発明の集積回路集合体は、主要部が論理演算回路で構
成され、信号及び電源の接続用電極を備え、内部に所定
の大きさの中空部をもつ第１の集積回路チップと、主要
部が記憶回路で構成され、信号及び電源の接続用電極を
備え、前記第１の集積回路チップの中空部内に設けられ
た第２の集積回路チップと、前記第１及び第２の集積回
路チップの対応する接続用電極間を接続する接続手段と
を有している。
成され、信号及び電源の接続用電極を備え、内部に所定
の大きさの中空部をもつ第１の集積回路チップと、主要
部が記憶回路で構成され、信号及び電源の接続用電極を
備え、前記第１の集積回路チップの中空部内に設けられ
た第２の集積回路チップと、前記第１及び第２の集積回
路チップの対応する接続用電極間を接続する接続手段と
を有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す平面図である。
第１の集積回路チップ１は、主要部が論理回路で構成さ
れ、中央部に所定の大きさの中空部１３が形成され、こ
の中空部１３の各辺部に信号伝達用の信号用電極１１ｓ
と電源供給用の電源用電極１１ｐとが設けられ、外周辺
部には外部接続用電極１２が設けられた構造となってい
る。
れ、中央部に所定の大きさの中空部１３が形成され、こ
の中空部１３の各辺部に信号伝達用の信号用電極１１ｓ
と電源供給用の電源用電極１１ｐとが設けられ、外周辺
部には外部接続用電極１２が設けられた構造となってい
る。
第２の集積回路チップ２は、主要部が記憶回路で構成さ
れ、外周辺部には信号伝達用の信号用電極２１ｓと電源
供給用の電源用電極２１ｐとが設けられた構造となって
おり、第１の集積回路１の中空部１３内に設けられてい
る。
れ、外周辺部には信号伝達用の信号用電極２１ｓと電源
供給用の電源用電極２１ｐとが設けられた構造となって
おり、第１の集積回路１の中空部１３内に設けられてい
る。
そして、これら第１及び第２の集積回路チップ１．２の
信号用電極１１ｓ、２１ｓ及び電源用電極１１ｐ、２１
ｐは、それぞれ対応して信号用ＴＡＢリード３ｓ及び電
源用ＴＡＢリード３ｐにより接続された構成となってい
る。
信号用電極１１ｓ、２１ｓ及び電源用電極１１ｐ、２１
ｐは、それぞれ対応して信号用ＴＡＢリード３ｓ及び電
源用ＴＡＢリード３ｐにより接続された構成となってい
る。
従って、第１及び第２の集積回路チップ１．２の信号用
電極１１ｓ、１２ｓ間は最短距離で接続することができ
、信号伝搬遅延時間を短縮することができる。
電極１１ｓ、１２ｓ間は最短距離で接続することができ
、信号伝搬遅延時間を短縮することができる。
また、第１及び第２の集積回路チップ１．２は、それぞ
れ別々の製造プロセルで単独に製造することができるの
で、製造プロセスが複雑化、困難化することがなく、か
つ良否の選別が別々にできるので、記憶回路を主体とす
る製品歩留りの悪い第２の集積回路チップ２に左右され
ることなく製品歩留りを高くすることができる。
れ別々の製造プロセルで単独に製造することができるの
で、製造プロセスが複雑化、困難化することがなく、か
つ良否の選別が別々にできるので、記憶回路を主体とす
る製品歩留りの悪い第２の集積回路チップ２に左右され
ることなく製品歩留りを高くすることができる。
第２図（ａ）、（ｂ）はそれぞれ本発明の第２の実施例
を示す平面図及び断面図である。
を示す平面図及び断面図である。
この実施例は、主要部が論理回路で構成された第１の集
積回路チップＩＡと主要部が記憶回路で構成された第２
の集積回路チップ２Ａとは接続用樹脂部４で一体化され
ており、これら第１及び第２の集積回路ＩＡ、２Ａには
それぞれ接続用電極１４．２２が設けられている。
積回路チップＩＡと主要部が記憶回路で構成された第２
の集積回路チップ２Ａとは接続用樹脂部４で一体化され
ており、これら第１及び第２の集積回路ＩＡ、２Ａには
それぞれ接続用電極１４．２２が設けられている。
一方、多層配線基板らには、接続用電極１４゜２２と対
応する位置にそれぞれ接続用電極５２が設けられており
、これら接続用電極５２は、配線５１により対応するも
のどうしが接続されている。
応する位置にそれぞれ接続用電極５２が設けられており
、これら接続用電極５２は、配線５１により対応するも
のどうしが接続されている。
そして、第１及び第２の集積回路チップＩＡ。
２Ａの接続用電極１４．２２と、多層配線基板５の接続
用電極５２とがはんだ６により接続され、対応する接続
用電極１４．２２が接続される構成となっている。
用電極５２とがはんだ６により接続され、対応する接続
用電極１４．２２が接続される構成となっている。
従って、第１及び第２の集積回路チップＩＡ。
２Ａの接続用電極１４．２２間が一度にがっ簡単に接続
できるという利点がある。
できるという利点がある。
以上説明したように本発明は、論理演算回路を主体とす
る集積回路チップの中央に中空部を設け、記憶回路を主
体とする集積回路チップをこの中空部に配置してこれら
集積回路チップの電極間を接続する構成とすることによ
り、画集積回路チップ間の接続配線を短かくすることが
できるので、信号伝搬遅延時間を短かくすることができ
、また、これら集積回路チップを別々に製造しかつ選択
することができるので、製造プロセスが複雑化、困難化
することを防止することができると共に、製品歩留りの
悪い記憶回路を主体とした集積回路チップに製品歩留り
を左右されることがなくなり、製品歩留りの向上をはか
ることができる効果がある。
る集積回路チップの中央に中空部を設け、記憶回路を主
体とする集積回路チップをこの中空部に配置してこれら
集積回路チップの電極間を接続する構成とすることによ
り、画集積回路チップ間の接続配線を短かくすることが
できるので、信号伝搬遅延時間を短かくすることができ
、また、これら集積回路チップを別々に製造しかつ選択
することができるので、製造プロセスが複雑化、困難化
することを防止することができると共に、製品歩留りの
悪い記憶回路を主体とした集積回路チップに製品歩留り
を左右されることがなくなり、製品歩留りの向上をはか
ることができる効果がある。
第１図は本発明の第１の実施例を示す平面図、第２図（
ａ）、（ｂ）はそれぞれ本発明の第２の実施例を示す平
面図及び断面図である。 １、ＩＡ・・・第１の集積回路チップ、２，２Ａ・・・
第２の集積回路チップ、３Ｐ・・・電源用Ｔ Ａ Ｂリ
ード、３ｓ・・・信号用ＴＡＢリード、４・・・接続用
樹脂部、５・・・多層配線基板、６・・・はんだ、ｌｌ
ｐ・・・電源用電極、ｌｌｓ・・・信号用電極、１２・
・・外部接続用電極、１３，１３Ａ・・・中空部、１４
・・・接続用電極、２１ｐ・・・電源用電極、２１ｓ・
・・信号用電極、２２・・・接続用電極、５１・・・配
線、５２・・・接続用電極。
ａ）、（ｂ）はそれぞれ本発明の第２の実施例を示す平
面図及び断面図である。 １、ＩＡ・・・第１の集積回路チップ、２，２Ａ・・・
第２の集積回路チップ、３Ｐ・・・電源用Ｔ Ａ Ｂリ
ード、３ｓ・・・信号用ＴＡＢリード、４・・・接続用
樹脂部、５・・・多層配線基板、６・・・はんだ、ｌｌ
ｐ・・・電源用電極、ｌｌｓ・・・信号用電極、１２・
・・外部接続用電極、１３，１３Ａ・・・中空部、１４
・・・接続用電極、２１ｐ・・・電源用電極、２１ｓ・
・・信号用電極、２２・・・接続用電極、５１・・・配
線、５２・・・接続用電極。
Claims (1)
- 主要部が論理演算回路で構成され、信号及び電源の接
続用電極を備え、内部に所定の大きさの中空部をもつ第
１の集積回路チップと、主要部が記憶回路で構成され、
信号及び電源の接続用電極を備え、前記第１の集積回路
チップの中空部内に設けられた第２の集積回路チップと
、前記第１及び第２の集積回路チップの対応する接続用
電極間を接続する接続手段とを有することを特徴とする
集積回路集合体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63060853A JPH01233748A (ja) | 1988-03-14 | 1988-03-14 | 集積回路集合体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63060853A JPH01233748A (ja) | 1988-03-14 | 1988-03-14 | 集積回路集合体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01233748A true JPH01233748A (ja) | 1989-09-19 |
Family
ID=13154354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63060853A Pending JPH01233748A (ja) | 1988-03-14 | 1988-03-14 | 集積回路集合体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01233748A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006261311A (ja) * | 2005-03-16 | 2006-09-28 | Sony Corp | 半導体装置及びその製造方法 |
-
1988
- 1988-03-14 JP JP63060853A patent/JPH01233748A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006261311A (ja) * | 2005-03-16 | 2006-09-28 | Sony Corp | 半導体装置及びその製造方法 |
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