JPS58158951A - 半導体パッケージの製造方法 - Google Patents
半導体パッケージの製造方法Info
- Publication number
- JPS58158951A JPS58158951A JP57042460A JP4246082A JPS58158951A JP S58158951 A JPS58158951 A JP S58158951A JP 57042460 A JP57042460 A JP 57042460A JP 4246082 A JP4246082 A JP 4246082A JP S58158951 A JPS58158951 A JP S58158951A
- Authority
- JP
- Japan
- Prior art keywords
- plating
- metallized layer
- layer
- metallized
- die stage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/01—Manufacture or treatment
- H10W70/05—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
れ）発明の技術分計
本発明は半導体パッケージとその製造方法に関し、特に
セフミックパッケージ構造の改普に関する。
セフミックパッケージ構造の改普に関する。
（６）従来技術と問題点
半導体装置が工Ｃ，ＬＳＩとな曇に従って、半導体パッ
ケージも大型化し、内部配線４複雑となって、セラミッ
クパッケージは多層構造となってきた。通常、多層セラ
ミックパッケージの作製には複数の生シートを積層して
焼成し、その生シート表面に例えばタングステンメタフ
イズペーストｔ−ｍ布し、必要部分は生！／−）Ｋスル
ーホールを形成して上下の電気的接続を行う。そして、
焼成されたメタライズ層の露出部分圧は外部リードとの
ろう付は部、ダイステージ及びボンデングバッドがあり
、ろう付は部に外部リードをろう付けした後、特にボン
デングバッドやダイステージには金メッキを行って接着
しやすい面に形成される。
ケージも大型化し、内部配線４複雑となって、セラミッ
クパッケージは多層構造となってきた。通常、多層セラ
ミックパッケージの作製には複数の生シートを積層して
焼成し、その生シート表面に例えばタングステンメタフ
イズペーストｔ−ｍ布し、必要部分は生！／−）Ｋスル
ーホールを形成して上下の電気的接続を行う。そして、
焼成されたメタライズ層の露出部分圧は外部リードとの
ろう付は部、ダイステージ及びボンデングバッドがあり
、ろう付は部に外部リードをろう付けした後、特にボン
デングバッドやダイステージには金メッキを行って接着
しやすい面に形成される。
第１図はかようなＲＩＴタイプの多層セラミックパッケ
ージの断面図を例示しており、ｌはセラミック内部のメ
タライズ層、２はダイステージ（半導体チップを半田付
けする領域）、３はボンデングパッド、番は外部リード
である。
ージの断面図を例示しており、ｌはセラミック内部のメ
タライズ層、２はダイステージ（半導体チップを半田付
けする領域）、３はボンデングパッド、番は外部リード
である。
ところで、ダイステージあるいはボンデングバッドとこ
れに接続するメタライズ層及び外部リードは、パッケー
ジが完成され九時には個々にそれぞれ電気的に絶縁され
た構造に形成される。しかし、鍍金工程では同時にメッ
キする必要がある九めに、鍍金工程前には共通の接続部
分が設けられており、通常その部分はパッケージ側面の
四周にメタライズ層が設けられ、その接続部分までセフ
ミック内部にメッキ導出用メタ１４１層が形成される。
れに接続するメタライズ層及び外部リードは、パッケー
ジが完成され九時には個々にそれぞれ電気的に絶縁され
た構造に形成される。しかし、鍍金工程では同時にメッ
キする必要がある九めに、鍍金工程前には共通の接続部
分が設けられており、通常その部分はパッケージ側面の
四周にメタライズ層が設けられ、その接続部分までセフ
ミック内部にメッキ導出用メタ１４１層が形成される。
第１図において、１′はメッキ導出用メタ１４１層、５
は共通接続部メタライズ層で、第２図（ａ）に示す実体
図に共通接続部メタライズ層５を図示している。
は共通接続部メタライズ層で、第２図（ａ）に示す実体
図に共通接続部メタライズ層５を図示している。
しかし、この共通接続部メタライズ層５は鍍金工程後、
研磨して除去されるが、第２図（′ｂ）に示す実体図の
ように研磨後、メッキ導出用メタ１４１層１′との接続
点はそのま一残存するうし念がって、半導体素子を取り
付けて封入した後にも、外面にメタライズ層ｌ′が露出
しており、このような半導体装置を手で触れると、その
メタライズ層１′相互を接続させて、半導体装置が静電
破壊されることがある。ｔｅ、その九めに、メッキ導出
用メタライズ層１′を凹状となるように研磨しても、不
良環境下においては、この部分でマイグレイＶＢンを起
してメタライズ層１′相互が導通し、破壊が生じ且つこ
の様な研磨は厄介な作業である。
研磨して除去されるが、第２図（′ｂ）に示す実体図の
ように研磨後、メッキ導出用メタ１４１層１′との接続
点はそのま一残存するうし念がって、半導体素子を取り
付けて封入した後にも、外面にメタライズ層ｌ′が露出
しており、このような半導体装置を手で触れると、その
メタライズ層１′相互を接続させて、半導体装置が静電
破壊されることがある。ｔｅ、その九めに、メッキ導出
用メタライズ層１′を凹状となるように研磨しても、不
良環境下においては、この部分でマイグレイＶＢンを起
してメタライズ層１′相互が導通し、破壊が生じ且つこ
の様な研磨は厄介な作業である。
（、ｃ） 発明の目的
本発明はこのような問題点を解消させ、半導体装置が完
成された後、セラミックバッグ−ジの露出したメタライ
ズ層が原因となって、半導体装置が破壊されることがな
いような半導体パッケージを提案するものである。
成された後、セラミックバッグ−ジの露出したメタライ
ズ層が原因となって、半導体装置が破壊されることがな
いような半導体パッケージを提案するものである。
（７）発明の構成
その目的は、半導体パッケージの中央部分にあるダイス
テージ周囲において、すべてのメタライズ層と接続され
、鍍金され友後、例えばレーザ光あるいはトリミングに
よってその接続部分を切断する構造をもった半導体パッ
ケージによって達成れる。
テージ周囲において、すべてのメタライズ層と接続され
、鍍金され友後、例えばレーザ光あるいはトリミングに
よってその接続部分を切断する構造をもった半導体パッ
ケージによって達成れる。
（θ）発明の実施例
以下、図面を参照して一実施例により詳細に説明スる。
第８図はタングステンメタフイズペーストを塗布した生
シートを、約１５００℃の高温度で焼成し、外部リード
４をろう付けした鍍金工程前のＲＩＴタイプのパッケー
ジ断面図を示しており、セラミック内部のメタライズ層
ｌと接続したメッキ導出用メタ１４１層１１はダイステ
ージ２の周囲まで形成されて、ダイステージ２と接続す
る構造にする。第４図はその平面図を示しており、この
図によりすべてのメッキ導出用メタフイヌ゛層１１の露
出部が示されている。
シートを、約１５００℃の高温度で焼成し、外部リード
４をろう付けした鍍金工程前のＲＩＴタイプのパッケー
ジ断面図を示しており、セラミック内部のメタライズ層
ｌと接続したメッキ導出用メタ１４１層１１はダイステ
ージ２の周囲まで形成されて、ダイステージ２と接続す
る構造にする。第４図はその平面図を示しており、この
図によりすべてのメッキ導出用メタフイヌ゛層１１の露
出部が示されている。
このような構造にして、メッキ用電極と任意の外部リー
ド４とを接触させ、全鍍金を行った後。
ド４とを接触させ、全鍍金を行った後。
次にレーザ光を照射して、金メッキされたメッキ導出用
メタライズ層１１の接続部分を溶断する。
メタライズ層１１の接続部分を溶断する。
第５図は溶断されたダイステージ部分の平面図を示して
いるが、例えばダイステージ２を接地するために外部リ
ード番と接続する場合には、図のように所望のメタライ
ズ層１１’を切断せずに残存させる。また、レーザ光に
よる溶断の代りに、セフミック回路基板上の抵抗体のト
リミングに用いられるトリマー（サンドグフヌト）を利
用し、接続部分を切断してもよい、第６図はこれらの方
法により切断され、形成されたパッケージ断面図を示し
ている。
いるが、例えばダイステージ２を接地するために外部リ
ード番と接続する場合には、図のように所望のメタライ
ズ層１１’を切断せずに残存させる。また、レーザ光に
よる溶断の代りに、セフミック回路基板上の抵抗体のト
リミングに用いられるトリマー（サンドグフヌト）を利
用し、接続部分を切断してもよい、第６図はこれらの方
法により切断され、形成されたパッケージ断面図を示し
ている。
（ｆ） 発明の効果
以上の実施例から明らかなように１本発明にか−る半導
体パッケージとその製造方法によれば、パッケージ外面
に鍍金工程に利用し友メタフイズ層残部がキャップ封止
後、外部に露出されることがなくなるため、内部に収納
し、組み立てした半導体素子を破壊することがなくなり
、半導体装置の信頼性向上に極めて寄与するものである
。
体パッケージとその製造方法によれば、パッケージ外面
に鍍金工程に利用し友メタフイズ層残部がキャップ封止
後、外部に露出されることがなくなるため、内部に収納
し、組み立てした半導体素子を破壊することがなくなり
、半導体装置の信頼性向上に極めて寄与するものである
。
なお、ＲＩＴタイプ以外のセラミックパッケージにも適
用できることは言うまでもない。
用できることは言うまでもない。
第１図は従来のセフミックパッケージの断面図、第２図
（ａ）及び（′ｂ）はその問題点を示す実体図、第３図
及び第４図は本発明にか−るセラミックパッケージの鍍
金工程前の断面図と平面図、第す図及び第６図はその鍍
金工程後にメッキ導出用メタライズ層を切断したところ
の本発明にか−る部分平面図と断面図である。 図中、ｌはセラミック内部のメタライズ層、２はダイス
テージ、８はボンデングバッド、４は外部リード、５は
共通接続部メタライズ層、ｌ’、 １１はメッキ導出用
メタライズ層を示す。 第１図 第２図 第３図 第４凶 第５閏 第６図
（ａ）及び（′ｂ）はその問題点を示す実体図、第３図
及び第４図は本発明にか−るセラミックパッケージの鍍
金工程前の断面図と平面図、第す図及び第６図はその鍍
金工程後にメッキ導出用メタライズ層を切断したところ
の本発明にか−る部分平面図と断面図である。 図中、ｌはセラミック内部のメタライズ層、２はダイス
テージ、８はボンデングバッド、４は外部リード、５は
共通接続部メタライズ層、ｌ’、 １１はメッキ導出用
メタライズ層を示す。 第１図 第２図 第３図 第４凶 第５閏 第６図
Claims (1)
- 【特許請求の範囲】 １、 ダイステージ周囲において、すべてのメタライズ
層と接続され、鍍金された後、切断される構造としたこ
とを特徴とする半導体パッケージ。 ２、 メタライズ層が内蔵される多層セラミックパッケ
ージにおいて、ダイステージとすべてのメタライズ層と
を、ダイステージ周囲で接続する配線構造として、焼成
し、外部リードをろう付けし、露出したメタライズ層を
鍍金した後、上記ダイステージ周囲の接続部分で、所望
のメタライズ層を除くすべてのメタライズ層をレーザ光
照射あるいはトリミングにより切断する工程が含まれて
なることを特徴とする半導体パッケージの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57042460A JPS58158951A (ja) | 1982-03-16 | 1982-03-16 | 半導体パッケージの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57042460A JPS58158951A (ja) | 1982-03-16 | 1982-03-16 | 半導体パッケージの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58158951A true JPS58158951A (ja) | 1983-09-21 |
| JPH0414503B2 JPH0414503B2 (ja) | 1992-03-13 |
Family
ID=12636678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57042460A Granted JPS58158951A (ja) | 1982-03-16 | 1982-03-16 | 半導体パッケージの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58158951A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01268044A (ja) * | 1988-04-19 | 1989-10-25 | Shinko Electric Ind Co Ltd | セラミックパッケージおよびその製造方法 |
| JPH02142149A (ja) * | 1988-11-22 | 1990-05-31 | Minolta Camera Co Ltd | プリント基板の製造方法 |
| US5206188A (en) * | 1990-01-31 | 1993-04-27 | Ibiden Co., Ltd. | Method of manufacturing a high lead count circuit board |
| JP2015230902A (ja) * | 2014-06-03 | 2015-12-21 | 日本特殊陶業株式会社 | 配線基板 |
-
1982
- 1982-03-16 JP JP57042460A patent/JPS58158951A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01268044A (ja) * | 1988-04-19 | 1989-10-25 | Shinko Electric Ind Co Ltd | セラミックパッケージおよびその製造方法 |
| JPH02142149A (ja) * | 1988-11-22 | 1990-05-31 | Minolta Camera Co Ltd | プリント基板の製造方法 |
| US5206188A (en) * | 1990-01-31 | 1993-04-27 | Ibiden Co., Ltd. | Method of manufacturing a high lead count circuit board |
| JP2015230902A (ja) * | 2014-06-03 | 2015-12-21 | 日本特殊陶業株式会社 | 配線基板 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0414503B2 (ja) | 1992-03-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4412439B2 (ja) | メモリモジュール及びその製造方法 | |
| JP3499202B2 (ja) | 半導体装置の製造方法 | |
| JPS5839048A (ja) | フレキシブル領域接着テ−プ | |
| JPH0234462B2 (ja) | ||
| JPH08500211A (ja) | 集積回路チップの一体化積重ね体用の非導電性端部層 | |
| JP2001035998A (ja) | ウェーハレベルスタックパッケージ及びその製造方法 | |
| US4587548A (en) | Lead frame with fusible links | |
| JPH0454973B2 (ja) | ||
| JPH01261849A (ja) | 半導体装置の製造方法 | |
| JPS6159862A (ja) | 半導体装置 | |
| JPS58158951A (ja) | 半導体パッケージの製造方法 | |
| JP3247544B2 (ja) | 半導体装置 | |
| JPS6159860A (ja) | 半導体集積回路装置の製造方法 | |
| JPS6220707B2 (ja) | ||
| JPS61147555A (ja) | 半導体装置 | |
| JPH0273655A (ja) | 亀裂防止パターンを有するセラミック半導体パッケージ | |
| JPS6016749B2 (ja) | 集積回路用パツケ−ジ | |
| JPS6267828A (ja) | 半導体デバイスの実装構造 | |
| JPS58134450A (ja) | 半導体装置およびその製造方法 | |
| JPS60187046A (ja) | 半導体装置およびその製造方法 | |
| JPS60194545A (ja) | 半導体装置およびその製造方法 | |
| JPH0223031B2 (ja) | ||
| JP2575749B2 (ja) | 半導体装置におけるリードの製造方法 | |
| JP2883458B2 (ja) | 混成集積回路用配線板の製造方法 | |
| JP2600898B2 (ja) | 薄型パッケージ装置 |