JPH10135331A - 半導体装置のコンタクトホール形成方法 - Google Patents
半導体装置のコンタクトホール形成方法Info
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- JPH10135331A JPH10135331A JP9196801A JP19680197A JPH10135331A JP H10135331 A JPH10135331 A JP H10135331A JP 9196801 A JP9196801 A JP 9196801A JP 19680197 A JP19680197 A JP 19680197A JP H10135331 A JPH10135331 A JP H10135331A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/071—Manufacture or treatment of dielectric parts thereof
- H10W20/074—Manufacture or treatment of dielectric parts thereof of dielectric parts comprising thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H10W20/076—Manufacture or treatment of dielectric parts thereof of dielectric parts comprising thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches
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- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 コンタクトホールに埋め込む導電層とゲート
電極とが短絡されることを防止し得る半導体装置の自己
整列されたコンタクトホール形成方法を提供する。 【解決手段】 半導体基板110 上に所定間隔離してゲー
ト電極130 を形成し、ゲート電極130 の形成された基板
110 上に第１スペーサ絶縁膜及び食刻阻止層を順に形成
し、ゲート電極間及びゲート電極の上部に位置する食刻
阻止層を露出させるホールの形成された層間絶縁膜パタ
ーン160 を形成し、層間絶縁膜パターン160 を食刻マス
クとして第１スペーサ絶縁膜が露出されるように食刻阻
止層を食刻して食刻阻止層パターンを形成し、食刻阻止
層パターンの形成された基板の全面に第２スペーサ絶縁
膜を形成し、ゲート電極130 間の基板の所定領域を露出
させるコンタクトホールC が形成されるよう、第２スペ
ーサ絶縁膜、第１スペーサ絶縁膜及びゲート絶縁膜を順
に食刻することによって第２スペーサ絶縁膜パターン17
0a、第１スペーサ絶縁膜パターン150a及びゲート絶縁膜
パターン120aを形成することを特徴とする半導体装置の
コンタクトホール形成方法。
電極とが短絡されることを防止し得る半導体装置の自己
整列されたコンタクトホール形成方法を提供する。 【解決手段】 半導体基板110 上に所定間隔離してゲー
ト電極130 を形成し、ゲート電極130 の形成された基板
110 上に第１スペーサ絶縁膜及び食刻阻止層を順に形成
し、ゲート電極間及びゲート電極の上部に位置する食刻
阻止層を露出させるホールの形成された層間絶縁膜パタ
ーン160 を形成し、層間絶縁膜パターン160 を食刻マス
クとして第１スペーサ絶縁膜が露出されるように食刻阻
止層を食刻して食刻阻止層パターンを形成し、食刻阻止
層パターンの形成された基板の全面に第２スペーサ絶縁
膜を形成し、ゲート電極130 間の基板の所定領域を露出
させるコンタクトホールC が形成されるよう、第２スペ
ーサ絶縁膜、第１スペーサ絶縁膜及びゲート絶縁膜を順
に食刻することによって第２スペーサ絶縁膜パターン17
0a、第１スペーサ絶縁膜パターン150a及びゲート絶縁膜
パターン120aを形成することを特徴とする半導体装置の
コンタクトホール形成方法。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置のコンタ
クトホール形成方法に係り、特に半導体装置の自己整列
(self aligning) されたコンタクトホールを形成する方
法に関する。
クトホール形成方法に係り、特に半導体装置の自己整列
(self aligning) されたコンタクトホールを形成する方
法に関する。
【０００２】
【従来の技術】最近、半導体装置の高集積化によってセ
ル領域の面積が急激に縮まっている。従って、コンタク
トホールによって露出される半導体基板の面積が縮まっ
て接触抵抗が増加する上に、コンタクトホールを形成す
るための写真食刻工程でミスアラインが発生してコンタ
クトホールを埋め込む導電層と、該導電層に隣接したゲ
ート電極とが短絡されるなどの問題が生じている。
ル領域の面積が急激に縮まっている。従って、コンタク
トホールによって露出される半導体基板の面積が縮まっ
て接触抵抗が増加する上に、コンタクトホールを形成す
るための写真食刻工程でミスアラインが発生してコンタ
クトホールを埋め込む導電層と、該導電層に隣接したゲ
ート電極とが短絡されるなどの問題が生じている。
【０００３】前記の問題点を解決するために、写真食刻
工程無しでコンタクトホールが自己整列されるよう形成
することによって、写真食刻工程時のミスアラインによ
る望まない短絡の発生を防止し得るだけではなく、より
広い領域の半導体基板を露出させるコンタクトホールを
形成し得る自己整列されたコンタクトホールの形成方法
が提示された。このような自己整列されたコンタクトホ
ールの形成方法は、半導体装置の高集積度及び高信頼性
に応えるので実際の工程に広く用いられている。
工程無しでコンタクトホールが自己整列されるよう形成
することによって、写真食刻工程時のミスアラインによ
る望まない短絡の発生を防止し得るだけではなく、より
広い領域の半導体基板を露出させるコンタクトホールを
形成し得る自己整列されたコンタクトホールの形成方法
が提示された。このような自己整列されたコンタクトホ
ールの形成方法は、半導体装置の高集積度及び高信頼性
に応えるので実際の工程に広く用いられている。
【０００４】図１乃至図３は従来の技術による半導体装
置のコンタクトホールの形成方法を説明するための断面
図である。
置のコンタクトホールの形成方法を説明するための断面
図である。
【０００５】図１はゲート絶縁膜２０、ゲート電極３
０、キャッピング層パターン４０及びスペーサ絶縁膜５
０を形成する段階を説明するための断面図である。ま
ず、半導体基板１０上にシリコン酸化膜からなるゲート
絶縁膜２０を形成する。次に、前記ゲート絶縁膜２０の
形成された前記基板１０の全面に不純物のドーピングさ
れた多結晶シリコンからなるゲート導電層を形成する。
０、キャッピング層パターン４０及びスペーサ絶縁膜５
０を形成する段階を説明するための断面図である。ま
ず、半導体基板１０上にシリコン酸化膜からなるゲート
絶縁膜２０を形成する。次に、前記ゲート絶縁膜２０の
形成された前記基板１０の全面に不純物のドーピングさ
れた多結晶シリコンからなるゲート導電層を形成する。
【０００６】次いで、前記ゲート導電層上にキャッピン
グ、例えばシリコン窒化膜又はシリコン酸化膜を形成し
た後、前記ゲート絶縁膜２０が露出されるよう前記キャ
ッピング層及び前記ゲート導電層をパタニングしてキャ
ッピング層パターン４０及びゲート電極３０を形成する
ことによってキャッビング層パターン４０とゲート電極
３０が各々順次に積層されたゲートパターン４５を形成
する。この際、前記ゲートパターン４５は互いに所定間
隔離隔されるよう形成する。次いで、前記ゲートパター
ン４５の形成された前記基板１０の全面にスペーサ絶縁
膜５０、例えばシリコン窒化膜を形成する。
グ、例えばシリコン窒化膜又はシリコン酸化膜を形成し
た後、前記ゲート絶縁膜２０が露出されるよう前記キャ
ッピング層及び前記ゲート導電層をパタニングしてキャ
ッピング層パターン４０及びゲート電極３０を形成する
ことによってキャッビング層パターン４０とゲート電極
３０が各々順次に積層されたゲートパターン４５を形成
する。この際、前記ゲートパターン４５は互いに所定間
隔離隔されるよう形成する。次いで、前記ゲートパター
ン４５の形成された前記基板１０の全面にスペーサ絶縁
膜５０、例えばシリコン窒化膜を形成する。
【０００７】図２は感光膜パターン６５及び層間絶縁膜
パターン６０を形成する段階を説明するためのものであ
って、特に前記層間絶縁膜パターン６０の形成時に変形
されたスペーサ絶縁膜５０ａの形成される段階を説明す
るための断面図である。
パターン６０を形成する段階を説明するためのものであ
って、特に前記層間絶縁膜パターン６０の形成時に変形
されたスペーサ絶縁膜５０ａの形成される段階を説明す
るための断面図である。
【０００８】まず、前記スペーサ絶縁膜５０の形成され
た前記基板１０の全面に平坦な表面を有する層間絶縁
膜、例えばＢＰＳＧ(borophosphosilicate glass) 膜又
はＵＳＧ(undoped silicate glass)膜を形成する。次
に、前記ゲートパターン４５間及び前記ゲートパターン
４５の上部に位置する前記層間絶縁膜を露出させるホー
ルの形成された感光膜パターン６５を形成する。
た前記基板１０の全面に平坦な表面を有する層間絶縁
膜、例えばＢＰＳＧ(borophosphosilicate glass) 膜又
はＵＳＧ(undoped silicate glass)膜を形成する。次
に、前記ゲートパターン４５間及び前記ゲートパターン
４５の上部に位置する前記層間絶縁膜を露出させるホー
ルの形成された感光膜パターン６５を形成する。
【０００９】次いで、前記感光膜パターン６５を食刻マ
スクとして前記スペーサ絶縁膜５０が露出されるよう前
記層間絶縁膜を異方性食刻することによって層間絶縁膜
パターン６０を形成する。
スクとして前記スペーサ絶縁膜５０が露出されるよう前
記層間絶縁膜を異方性食刻することによって層間絶縁膜
パターン６０を形成する。
【００１０】この際、たとえ前記スペーサ絶縁膜５０に
対する前記層間絶縁膜の食刻選択比が大きくても、前記
層間絶縁膜の異方性食刻時のスパタリング効果によって
前記ゲートパターン４５の肩部Ａ上に形成された前記ス
ペーサ絶縁膜５０が過度に食刻されて望まなく変形され
たスペーサ絶縁膜５０ａが形成される（参考文献；J.Ga
mbino at al., “A Si3N4 etch stop process for bord
erless contacts in0.25 μm devices" in IEEE V-MIC
proc. 1995, p.558〜564) 。勿論、前記スペーサ絶縁膜
５０の食刻量は前記スペーサ絶縁膜５０に対する前記層
間絶縁膜の食刻選択比が小さいほど大きくなる。
対する前記層間絶縁膜の食刻選択比が大きくても、前記
層間絶縁膜の異方性食刻時のスパタリング効果によって
前記ゲートパターン４５の肩部Ａ上に形成された前記ス
ペーサ絶縁膜５０が過度に食刻されて望まなく変形され
たスペーサ絶縁膜５０ａが形成される（参考文献；J.Ga
mbino at al., “A Si3N4 etch stop process for bord
erless contacts in0.25 μm devices" in IEEE V-MIC
proc. 1995, p.558〜564) 。勿論、前記スペーサ絶縁膜
５０の食刻量は前記スペーサ絶縁膜５０に対する前記層
間絶縁膜の食刻選択比が小さいほど大きくなる。
【００１１】図３はゲート絶縁膜パターン２０ａ及びス
ペーサ絶縁膜パターン５０ｂを形成することによってコ
ンタクトホールｈを完成する段階を説明するためのもの
であって、特に前記変形されたスペーサ絶縁膜５０ａが
形成されることによって前記ゲート電極３０の肩部が露
出される段階を説明するための断面図である。
ペーサ絶縁膜パターン５０ｂを形成することによってコ
ンタクトホールｈを完成する段階を説明するためのもの
であって、特に前記変形されたスペーサ絶縁膜５０ａが
形成されることによって前記ゲート電極３０の肩部が露
出される段階を説明するための断面図である。
【００１２】その詳細は、前記ゲートパターン４５間に
位置する前記半導体基板１０の所定領域を露出させるコ
ンタクトホールｈが形成されるよう、前記感光膜パター
ン６５を食刻マスクとして前記変形されたスペーサ絶縁
膜５０ａ及び前記ゲート絶縁膜２０を順次に食刻するこ
とによってスペーサ絶縁膜パターン５０ｂ及びゲート絶
縁膜パターン２０ａを形成する。
位置する前記半導体基板１０の所定領域を露出させるコ
ンタクトホールｈが形成されるよう、前記感光膜パター
ン６５を食刻マスクとして前記変形されたスペーサ絶縁
膜５０ａ及び前記ゲート絶縁膜２０を順次に食刻するこ
とによってスペーサ絶縁膜パターン５０ｂ及びゲート絶
縁膜パターン２０ａを形成する。
【００１３】この際、前記ゲートパターン４５の肩部Ａ
上に形成された前記変形されたスペーサ絶縁膜５０ａは
既にその厚さが縮まった状態なので前記スペーサ絶縁膜
パターン５０ｂの形成時に前記キャッピング層も食刻さ
れる。これによって、前記ゲート電極３０の肩部上面の
所定領域を露出させる変形されたキャッピング層４０ａ
が形成される。即ち、変形されたゲートパターン４５ａ
が形成される。
上に形成された前記変形されたスペーサ絶縁膜５０ａは
既にその厚さが縮まった状態なので前記スペーサ絶縁膜
パターン５０ｂの形成時に前記キャッピング層も食刻さ
れる。これによって、前記ゲート電極３０の肩部上面の
所定領域を露出させる変形されたキャッピング層４０ａ
が形成される。即ち、変形されたゲートパターン４５ａ
が形成される。
【００１４】ここで、前記ゲート電極３０の肩部上面の
所定領域が露出されることを防止するために前記キャッ
ピング層パターン４０を厚くすることには限りがある。
これは、前記キャッピング層パターン４０を厚く形成す
れば前記ゲートパターン４５の形成された基板の表面段
差が大きくなり、よって後続工程に好ましくないからで
ある。従って、前記キャッピング層パターン４０を厚く
形成して前記ゲート電極３０が露出されることを防止す
るのは好ましくない。
所定領域が露出されることを防止するために前記キャッ
ピング層パターン４０を厚くすることには限りがある。
これは、前記キャッピング層パターン４０を厚く形成す
れば前記ゲートパターン４５の形成された基板の表面段
差が大きくなり、よって後続工程に好ましくないからで
ある。従って、前記キャッピング層パターン４０を厚く
形成して前記ゲート電極３０が露出されることを防止す
るのは好ましくない。
【００１５】前記変形されたスペーサ絶縁膜５０ａが形
成されることによって、前述したように前記ゲート電極
３０の肩部上面の所定領域が露出される上に、前記スペ
ーサ絶縁膜パターン５０ｂが前記ゲート電極３０の側壁
の全面を完全に覆うことができないため前記ゲート電極
３０の上部側壁のみが露出される。即ち、前記キャッピ
ング層４０及び前記ゲート電極３０の側壁全面を覆う理
想的なスペーサパターン５０ｃは形成されない。
成されることによって、前述したように前記ゲート電極
３０の肩部上面の所定領域が露出される上に、前記スペ
ーサ絶縁膜パターン５０ｂが前記ゲート電極３０の側壁
の全面を完全に覆うことができないため前記ゲート電極
３０の上部側壁のみが露出される。即ち、前記キャッピ
ング層４０及び前記ゲート電極３０の側壁全面を覆う理
想的なスペーサパターン５０ｃは形成されない。
【００１６】従って、前記コンタクトホールｈを通じて
前記半導体基板１０と接触される導電層（図示せず）と
前記ゲート電極３０とが短絡される恐れがある。
前記半導体基板１０と接触される導電層（図示せず）と
前記ゲート電極３０とが短絡される恐れがある。
【００１７】
【発明が解決しようとする課題】従って、本発明の目的
は自己整列されたコンタクトホールを形成すことにおい
て、コンタクトホールを埋め込む導電層とゲート電極と
が短絡されることを防止することによって半導体装置の
高集積化及び高信頼性を具現し得る半導体装置のコンタ
クト形成方法を提供することにある。
は自己整列されたコンタクトホールを形成すことにおい
て、コンタクトホールを埋め込む導電層とゲート電極と
が短絡されることを防止することによって半導体装置の
高集積化及び高信頼性を具現し得る半導体装置のコンタ
クト形成方法を提供することにある。
【００１８】
【課題を解決するための手段】前記の目的を達成するた
めに、本発明の半導体装置の自己整列されたコンタクト
ホール形成方法は、ゲート絶縁膜の形成された半導体基
板上に所定間隔互いに離れたゲート電極を形成する段階
を含む。前記ゲート電極の形成された基板の全面に第１
スペーサ絶縁膜及び食刻阻止層を順に形成する。次い
で、前記ゲート電極間及び前記ゲート電極の上部に位置
する前記食刻阻止層を露出させるホールの形成された層
間絶縁膜パターンを形成する。前記層間絶縁膜パターン
を食刻マスクとして前記第１スペーサ絶縁膜が露出され
るよう前記食刻阻止層を食刻することによって食刻阻止
層パターンを形成する。前記食刻阻止層パターンの形成
された基板の全面に第２スペーサ絶縁膜を形成する。前
記ゲート電極間の前記半導体基板の所定領域を露出させ
るコンタクトホールが形成されるよう前記第２スペーサ
絶縁膜、第１スペーサ絶縁膜及びゲート絶縁膜を順に食
刻することによって第２スペーサ絶縁膜パターン、第１
スペーサ絶縁膜パターン及びゲート絶縁膜パターンを形
成する。
めに、本発明の半導体装置の自己整列されたコンタクト
ホール形成方法は、ゲート絶縁膜の形成された半導体基
板上に所定間隔互いに離れたゲート電極を形成する段階
を含む。前記ゲート電極の形成された基板の全面に第１
スペーサ絶縁膜及び食刻阻止層を順に形成する。次い
で、前記ゲート電極間及び前記ゲート電極の上部に位置
する前記食刻阻止層を露出させるホールの形成された層
間絶縁膜パターンを形成する。前記層間絶縁膜パターン
を食刻マスクとして前記第１スペーサ絶縁膜が露出され
るよう前記食刻阻止層を食刻することによって食刻阻止
層パターンを形成する。前記食刻阻止層パターンの形成
された基板の全面に第２スペーサ絶縁膜を形成する。前
記ゲート電極間の前記半導体基板の所定領域を露出させ
るコンタクトホールが形成されるよう前記第２スペーサ
絶縁膜、第１スペーサ絶縁膜及びゲート絶縁膜を順に食
刻することによって第２スペーサ絶縁膜パターン、第１
スペーサ絶縁膜パターン及びゲート絶縁膜パターンを形
成する。
【００１９】本発明による自己整列されたコンタクトホ
ール形成方法において、前記第１スペーサ絶縁膜はシリ
コン窒化膜であり、前記食刻阻止層は多結晶シリコン膜
である。前記食刻阻止層を食刻する段階は塩素を含む気
体を用いた乾式食刻方法によって行われる。
ール形成方法において、前記第１スペーサ絶縁膜はシリ
コン窒化膜であり、前記食刻阻止層は多結晶シリコン膜
である。前記食刻阻止層を食刻する段階は塩素を含む気
体を用いた乾式食刻方法によって行われる。
【００２０】本発明による自己整列されたコンタクトホ
ール形成方法において、前記層間絶縁膜パターンはＢＰ
ＳＧ又はＵＳＧから形成される。前記第２スペーサ絶縁
膜はシリコン窒化膜又はシリコン窒化膜である。
ール形成方法において、前記層間絶縁膜パターンはＢＰ
ＳＧ又はＵＳＧから形成される。前記第２スペーサ絶縁
膜はシリコン窒化膜又はシリコン窒化膜である。
【００２１】
【発明の実施の形態】以下、添付した図面に基づき本発
明の好ましい実施の形態を詳細に説明する。
明の好ましい実施の形態を詳細に説明する。
【００２２】図４乃至図８は本発明による半導体装置の
コンタクトホール形成方法を説明するための断面図であ
る。
コンタクトホール形成方法を説明するための断面図であ
る。
【００２３】図４はゲート絶縁膜１２０、ゲート電極１
３０、第１スペーサ絶縁膜１５０及び食刻阻止層１５５
を形成する段階を説明するための断面図である。まず、
半導体基板１１０上にシリコン酸化膜からなるゲート絶
縁膜１２０を形成する。次に、前記ゲート絶縁膜１２０
の形成された前記基板１１０の全面に不純物のドーピン
グされた多結晶シリコンからなるゲート導電層を形成す
る。
３０、第１スペーサ絶縁膜１５０及び食刻阻止層１５５
を形成する段階を説明するための断面図である。まず、
半導体基板１１０上にシリコン酸化膜からなるゲート絶
縁膜１２０を形成する。次に、前記ゲート絶縁膜１２０
の形成された前記基板１１０の全面に不純物のドーピン
グされた多結晶シリコンからなるゲート導電層を形成す
る。
【００２４】次いで、前記ゲート導電層をパタニングし
て互いに所定間隔離れたゲート電極１３０を形成する。
次いで、前記ゲート電極１３０の形成された前記基板１
１０の全面に第１スペーサ絶縁膜１５０、例えばシリコ
ン窒化膜を形成する。次に、前記第１スペーサ絶縁膜１
５０上に７００〜１０００Åの厚さの食刻阻止層１５
５、例えば多結晶シリコン層を形成する。
て互いに所定間隔離れたゲート電極１３０を形成する。
次いで、前記ゲート電極１３０の形成された前記基板１
１０の全面に第１スペーサ絶縁膜１５０、例えばシリコ
ン窒化膜を形成する。次に、前記第１スペーサ絶縁膜１
５０上に７００〜１０００Åの厚さの食刻阻止層１５
５、例えば多結晶シリコン層を形成する。
【００２５】図５は感光膜パターン１６５及び層間絶縁
膜パターン１６０を形成する段階を説明するためのもの
である。まず、前記スペーサ絶縁膜５０の形成された前
記基板１１０の全面にその表面が平坦な層間絶縁膜、例
えばＢＰＳＧ又はＵＳＧを形成後、フロー工程によりそ
の表面を平坦化したＢＰＳＧ膜又はＵＳＧ膜を形成す
る。
膜パターン１６０を形成する段階を説明するためのもの
である。まず、前記スペーサ絶縁膜５０の形成された前
記基板１１０の全面にその表面が平坦な層間絶縁膜、例
えばＢＰＳＧ又はＵＳＧを形成後、フロー工程によりそ
の表面を平坦化したＢＰＳＧ膜又はＵＳＧ膜を形成す
る。
【００２６】次に、前記ゲート電極１３０間及び前記ゲ
ート電極１３０の上部に位置する層間絶縁膜を露出させ
るホールの形成された感光膜パターン１６５を形成す
る。次いで、前記食刻阻止層１５５が露出されるよう前
記感光膜パターン１６５を食刻マスクとして前記層間絶
縁膜を異方性食刻することによって層間絶縁膜パターン
１６０を形成する。
ート電極１３０の上部に位置する層間絶縁膜を露出させ
るホールの形成された感光膜パターン１６５を形成す
る。次いで、前記食刻阻止層１５５が露出されるよう前
記感光膜パターン１６５を食刻マスクとして前記層間絶
縁膜を異方性食刻することによって層間絶縁膜パターン
１６０を形成する。
【００２７】図６は食刻阻止層パターン１５５ａを形成
する段階を説明するための断面図であって、前記感光膜
パターン１６５を食刻マスクとして塩素の含まれた気体
を用いた乾式食刻方法で前記第１スペーサ絶縁膜１５０
が露出されるよう前記食刻阻止層１５５を選択的に食刻
することによって食刻阻止層パターン１５５ａを形成す
る。
する段階を説明するための断面図であって、前記感光膜
パターン１６５を食刻マスクとして塩素の含まれた気体
を用いた乾式食刻方法で前記第１スペーサ絶縁膜１５０
が露出されるよう前記食刻阻止層１５５を選択的に食刻
することによって食刻阻止層パターン１５５ａを形成す
る。
【００２８】勿論、前記感光膜パターン１６５を取り除
いた後、前記層間絶縁膜パターン１６０を食刻マスクと
して前記食刻阻止層パターン１５５ａを形成しても良
い。
いた後、前記層間絶縁膜パターン１６０を食刻マスクと
して前記食刻阻止層パターン１５５ａを形成しても良
い。
【００２９】図７は第２スペーサ絶縁膜１７０を形成す
る段階を説明するための断面図である。まず、感光膜パ
ターン１６５を取り除いた後、前記感光膜パターンの取
り除かれた前記基板１１０の全面に第２スペーサ絶縁膜
１７０、例えばシリコン窒化膜又はシリコン酸化膜を形
成する。
る段階を説明するための断面図である。まず、感光膜パ
ターン１６５を取り除いた後、前記感光膜パターンの取
り除かれた前記基板１１０の全面に第２スペーサ絶縁膜
１７０、例えばシリコン窒化膜又はシリコン酸化膜を形
成する。
【００３０】図８は第２スペーサ絶縁膜パターン１７０
ａ、第１スペーサ絶縁膜パターン１５０ａ及びゲート絶
縁膜パターン１２０ａを形成することによってコンタク
トホールＣを完成する段階を説明するための断面図であ
る。
ａ、第１スペーサ絶縁膜パターン１５０ａ及びゲート絶
縁膜パターン１２０ａを形成することによってコンタク
トホールＣを完成する段階を説明するための断面図であ
る。
【００３１】詳しくは、前記ゲート電極１３０間の前記
基板１１０の所定領域が露出されるよう前記第２スペー
サ絶縁膜１７０、第１スペーサ絶縁膜１５０及びゲート
絶縁膜１２０を順次に食刻することによって第２スペー
サ絶縁膜パターン１７０ａ、第１スペーサ絶縁膜パター
ン１５０ａ及びゲート絶縁膜パターン１２０ａを形成す
る。即ち、前記半導体基板１１０を露出させるコンタク
トホールＣを完成する。この際、前記層間絶縁膜パター
ン１６０上に形成された第２スペーサ絶縁膜１７０は取
り除かれて前記層間絶縁膜パターン１６０の表面が露出
される。
基板１１０の所定領域が露出されるよう前記第２スペー
サ絶縁膜１７０、第１スペーサ絶縁膜１５０及びゲート
絶縁膜１２０を順次に食刻することによって第２スペー
サ絶縁膜パターン１７０ａ、第１スペーサ絶縁膜パター
ン１５０ａ及びゲート絶縁膜パターン１２０ａを形成す
る。即ち、前記半導体基板１１０を露出させるコンタク
トホールＣを完成する。この際、前記層間絶縁膜パター
ン１６０上に形成された第２スペーサ絶縁膜１７０は取
り除かれて前記層間絶縁膜パターン１６０の表面が露出
される。
【００３２】なお、本発明は前記実施の形態に限定され
なく、本発明の技術的思想内で当業者によって多様な変
形が可能なのは言うまでもない。
なく、本発明の技術的思想内で当業者によって多様な変
形が可能なのは言うまでもない。
【００３３】
【発明の効果】前述のごとく、本発明による半導体装置
のコンタクトホール形成方法によれば、図６の食刻阻止
層パターン１５５ａを形成する過程で第１スペーサ絶縁
膜１５０が多少食刻されても第２スペーサ絶縁膜１７０
によってゲート電極１３０の肩部が再び覆われるので、
コンタクトホールＣを形成する段階で前記ゲート電極１
３０が露出される恐れはない。従って、前記コンタクト
ホールＣを埋め込む導電層と前記ゲート電極１３０とが
短絡される現象を防止し得る。
のコンタクトホール形成方法によれば、図６の食刻阻止
層パターン１５５ａを形成する過程で第１スペーサ絶縁
膜１５０が多少食刻されても第２スペーサ絶縁膜１７０
によってゲート電極１３０の肩部が再び覆われるので、
コンタクトホールＣを形成する段階で前記ゲート電極１
３０が露出される恐れはない。従って、前記コンタクト
ホールＣを埋め込む導電層と前記ゲート電極１３０とが
短絡される現象を防止し得る。
【図１】 従来の技術による半導体装置のコンタクトホ
ール形成方法を説明するための断面図である。
ール形成方法を説明するための断面図である。
【図２】 従来の技術による半導体装置のコンタクトホ
ール形成方法を説明するための断面図である。
ール形成方法を説明するための断面図である。
【図３】 従来の技術による半導体装置のコンタクトホ
ール形成方法を説明するための断面図である。
ール形成方法を説明するための断面図である。
【図４】 本発明による半導体装置のコンタクトホール
形成方法を説明するための断面図である。
形成方法を説明するための断面図である。
【図５】 本発明による半導体装置のコンタクトホール
形成方法を説明するための断面図である。
形成方法を説明するための断面図である。
【図６】 本発明による半導体装置のコンタクトホール
形成方法を説明するための断面図である。
形成方法を説明するための断面図である。
【図７】 本発明による半導体装置のコンタクトホール
形成方法を説明するための断面図である。
形成方法を説明するための断面図である。
【図８】 本発明による半導体装置のコンタクトホール
形成方法を説明するための断面図である。
形成方法を説明するための断面図である。
１３０…ゲート絶縁膜、 １５５ａ…食刻阻止層パターン、 １５０…第１スペーサ絶縁膜、 １７０…第２スペーサ絶縁膜。
Claims (8)
- 【請求項１】 ゲート絶縁膜の形成された半導体基板上
に互いに所定間隔離れたゲート電極を形成する段階と、 前記ゲート電極の形成された基板の全面に第１スペーサ
絶縁膜及び食刻阻止層を順に形成する段階と、 前記ゲート電極間及び前記ゲート電極の上部に位置する
前記食刻阻止層を露出させるホールの形成された層間絶
縁膜パターンを形成する段階と、 前記層間絶縁膜パターンを食刻マスクとして前記第１ス
ペーサ絶縁膜が露出されるよう前記食刻阻止層を食刻す
ることによって食刻阻止層パターンを形成する段階と、 前記食刻阻止層パターンの形成された基板の全面に第２
スペーサ絶縁膜を形成する段階と、 前記ゲート電極間の前記半導体基板の所定領域を露出さ
せるコンタクトホールが形成されるよう、前記第２スペ
ーサ絶縁膜、第１スペーサ絶縁膜及びゲート絶縁膜を順
に食刻することによって第２スペーサ絶縁膜パターン、
第１スペーサ絶縁膜パターン及びゲート絶縁膜パターン
を形成する段階とを含むことを特徴とする半導体装置の
コンタクトホール形成方法。 - 【請求項２】 前記第１スペーサ絶縁膜はシリコン窒化
膜であることを特徴とする請求項１に記載の半導体装置
のコンタクトホール形成方法。 - 【請求項３】 前記食刻阻止層は多結晶シリコン膜であ
ることを特徴とする請求項１に記載の半導体装置のコン
タクトホール形成方法。 - 【請求項４】 前記食刻阻止層を食刻する段階は乾式食
刻方法より行われることを特徴とする請求項３に記載の
半導体装置のコンタクトホール形成方法。 - 【請求項５】 前記乾式食刻には塩素を含む気体が用い
られることを特徴とする請求項４に記載の半導体装置の
コンタクトホール形成方法。 - 【請求項６】 前記層間絶縁膜パターンはＢＰＳＧ又は
ＵＳＧから形成されることを特徴とする請求項１に記載
の半導体装置のコンタクトホール形成方法。 - 【請求項７】 前記第２スペーサ絶縁膜はシリコン窒化
膜又はシリコン窒化膜であることを特徴とする請求項１
に記載の半導体装置のコンタクトホール形成方法。 - 【請求項８】 前記食刻阻止層は７００〜１０００Åの
厚さを有することを特徴とする請求項１に記載の半導体
装置のコンタクトホール形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960051485A KR100224720B1 (ko) | 1996-10-31 | 1996-10-31 | 반도체장치의 콘택홀 형성방법 |
| KR96P51485 | 1996-10-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10135331A true JPH10135331A (ja) | 1998-05-22 |
Family
ID=19480523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9196801A Pending JPH10135331A (ja) | 1996-10-31 | 1997-07-23 | 半導体装置のコンタクトホール形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5933755A (ja) |
| JP (1) | JPH10135331A (ja) |
| KR (1) | KR100224720B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004282069A (ja) * | 2003-03-12 | 2004-10-07 | Samsung Electronics Co Ltd | フォトン吸収膜を有する半導体素子及びその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6274481B1 (en) * | 1997-11-26 | 2001-08-14 | Texas Instruments Incorporated | Process sequence to improve DRAM data retention |
| US6018184A (en) * | 1998-01-22 | 2000-01-25 | Micron Technology, Inc. | Semiconductor structure useful in a self-aligned contact having multiple insulation layers of non-uniform thickness |
| US6143649A (en) * | 1998-02-05 | 2000-11-07 | Micron Technology, Inc. | Method for making semiconductor devices having gradual slope contacts |
| US6015751A (en) * | 1998-04-06 | 2000-01-18 | Taiwan Semiconductor Manufacturing Company | Self-aligned connection to underlayer metal lines through unlanded via holes |
| KR100282704B1 (ko) * | 1998-06-29 | 2001-03-02 | 윤종용 | 반도체 장치의 콘택 홀을 형성하는 방법(a method of forming a contact hole of semiconductor device) |
| JP2000216245A (ja) * | 1999-01-22 | 2000-08-04 | Nec Corp | 半導体装置の製造方法 |
| TW426961B (en) * | 1999-08-03 | 2001-03-21 | United Microelectronics Corp | Fabrication method of node contact hole opening |
| KR100366617B1 (ko) * | 2000-03-13 | 2003-01-09 | 삼성전자 주식회사 | 자기 정렬 콘택홀 제조 방법 |
| KR100745058B1 (ko) * | 2001-06-27 | 2007-08-01 | 주식회사 하이닉스반도체 | 반도체 소자의 셀프 얼라인 콘택홀 형성방법 |
| US7723229B2 (en) * | 2005-04-22 | 2010-05-25 | Macronix International Co., Ltd. | Process of forming a self-aligned contact in a semiconductor device |
| DE102009023251B4 (de) * | 2009-05-29 | 2011-02-24 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Verfahren zur Herstellung eines Kontaktelements mit großem Aspektverhältnis und mit einer günstigeren Form in einem Halbleiterbauelement zur Verbesserung der Abscheidung einer Beschichtung |
| KR102376718B1 (ko) | 2018-03-22 | 2022-03-18 | 삼성전자주식회사 | 자기 정렬 컨택을 포함하는 반도체 장치 및 그 제조 방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69031543T2 (de) * | 1989-02-17 | 1998-04-09 | Matsushita Electronics Corp | Verfahren zum Herstellen einer Halbleitervorrichtung |
| US5275972A (en) * | 1990-02-19 | 1994-01-04 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating a semiconductor integrated circuit device including the self-aligned formation of a contact window |
| US5420077A (en) * | 1990-06-29 | 1995-05-30 | Sharp Kabushiki Kaisha | Method for forming a wiring layer |
| KR970009053B1 (en) * | 1993-12-27 | 1997-06-03 | Hyundai Electronics Ind | Manufacturing method of semiconductor device |
| US5484744A (en) * | 1995-04-14 | 1996-01-16 | United Microelectronics Corporation | Method for fabricating a stacked capacitor for dynamic random access memory cell |
-
1996
- 1996-10-31 KR KR1019960051485A patent/KR100224720B1/ko not_active Expired - Fee Related
-
1997
- 1997-07-23 JP JP9196801A patent/JPH10135331A/ja active Pending
- 1997-10-30 US US08/960,856 patent/US5933755A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004282069A (ja) * | 2003-03-12 | 2004-10-07 | Samsung Electronics Co Ltd | フォトン吸収膜を有する半導体素子及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980031920A (ko) | 1998-07-25 |
| KR100224720B1 (ko) | 1999-10-15 |
| US5933755A (en) | 1999-08-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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