JPH01235875A

JPH01235875A - 半導体集積回路装置

Info

Publication number: JPH01235875A
Application number: JP63064237A
Authority: JP
Inventors: Masaomi Okabe; 岡辺　雅臣
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-03-16
Filing date: 1988-03-16
Publication date: 1989-09-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は半導体集積回路装置に関し、特に内部回路に
よりアクセスされる記憶回路、例えばＲＡＭを内蔵した
半導体集積回路装置の機能試験の手段に関するものであ
る。

〔従来の技術〕

第８図は例えば特開昭６０−１７１７３５号公報に示さ
れた内部論理回路あるいは外部よりアクセスされる記憶
回路を有する従来の半導体集積回路ｉ置を示すブロック
図である。図において、１はＬＳＩチップである。ＬＳ
Ｉチップ１は、内部論理回路２および、入力信号セレク
タ３を有した内部記憶回路４を備えている。Ｄ、は内部
論理回路２へ信号を与えるための入力端子としての働き
と、内部記憶回路４ヘテスト用のデータ信号、アドレス
信号、ブロックセレクト信号、ライトイネーブル信号等
を入力するための入力端子としての働きとを兼ねる外部
入力端子である。またＴはテストモード信号入力端子で
あり、入力信号セレクタ３に非反転／反転の両相の信号
を与える構成となっている。そして、入力信号セレクタ
３はテストモード信＠ＴＭ／ＴＭに応じ、通常動作／機
能試験動作を切り換える。

第９図は、従来の入力信号セレクタ３を示す回路図であ
る。図において、Ｑｌは通常動作時アドレス入力用ＮＰ
Ｎトランジスタ、Ｑ２は通常動作時レファレンス用ＮＰ
Ｎトランジスタであり、トランジスタＱ１．Ｑ２は差動
対を構成している。

トランジスタＱ１．Ｑ２のベースには各々通常動作時ア
ドレス信号Ａ（内部論理回路２から与えられる信号）、
レファレンス電位ＶＢＢが与えられ、コレクタは各々反
転出力用負荷抵抗Ｒ１，非反転出力用負荷抵抗Ｒ２を介
し電源Ｖ。０に接続されている。

Ｑ３は機能試験時アドレス信号入力用ＮＰＮトランジス
タ、Ｑ４は機能試験時レファレンス用ＮＰＮトランジス
タであり、トランジスタＱ３．Ｑ４は差動対を構成して
いる。トランジスタＱ３゜Ｑ４のベースには各々灘“能
試験時アドレス信号ＴＡ（外部入力端子り、から直接与
えられる信号）、ルファレンス電位■ＢＢが与えられ、コレクタは各々トラ
ンジスタＱ１のコレクタ、トランジスタＱ４のコレクタ
に接続されている。

Ｑ５．Ｑ６は各々反転出力用エミッタフォロワＮＰＮＩ
−ランシスタ、非反転出力用エミッタフォロワＮＰＮト
ランジスタである。トランジスタＱ５のベースはトラン
ジスタＱ３のコレクタに、コレクタは電源■。０に各々
接続され、エミッタは反転出力０に接続されるとともに
エミッタフォロワ抵抗Ｒ３を介し電源ＶＥＥに接続己れ
ている。トランジスタＱ６のベースはトランジスタＱ４
のコレクタに、コレクタは電源ｖｃｏに各々接続され、
エミッタは非反転出力Ｏに接続されるとともにエミッタ
フォロワ抵抗Ｒ４を介し電源■ＥＥに接続されている。

Ｑ７．Ｑ８は各々テストモード信号入力用ＮＰＮトラン
ジスタ、通常動作モード信号入力用ＮＰＮトランジスタ
であり、トランジスタＱ７．Ｑ８は差動対を構成してい
る。トランジスタＱ７のベースにはテストモード信号Ｔ
Ｍが入力され、コレクタはトランジスタＱ３．Ｑ４のエ
ミッタ共通接続点に、エミッタはカレントソース用ＮＰ
ＮトランジスタＱ９及びカレントソース用抵抗Ｒ５を介
し電源■ＥＥに各々接続されている。なお、トランジス
タＱ９のベースにはカレントソース用基準電圧Ｖｃｓが
与えられている。トランジスタＱ８のベースにはテスト
モード信号ＴＭが入力され、コレクタはトランジスタＱ
１．Ｑ２のエミッタ共通接続点に、エミッタはトランジ
スタＱ７のエミッタに各々接続されている。

Ｑ１３．Ｑ１４は図示していないデコーダ回路に反転出
力０．非反転出力Ｏの出力内容を伝えるＮＰＮマルチエ
ミッタトランジスタである。トランジスタＱ１．３は、
ベースがトランジスタ６のベースに、コレクタが電源Ｖ
ｃｃに、エミッタが図示しないデコーダ回路に各々接続
され、トランジスタ６の出力と同相の出力を出力する。

トランジスタＱ１４は、ベースがトランジスタＱ５のベ
ースに、コレクタが電源Ｖ。０に、エミッタが図示しな
いデコーダ回路に各々接続され、トランジスタＱ５の出
力と同相の出力を出力する。

次に、動作について説明する。まず、−通常動作時につ
いて説明する。この場合、テストモード付定する。する
と、トランジスタＱ７が０ＦＦＸｌ−ランシスタＱ８が
ＯＮするので、トランジスタＱ１、Ｑ２より成る差動対
が動作可能となる。そして、例えばアドレス信号へのレ
ベルがレファレンス電圧■ＢＢより大きいとする。この
場合、トランジスタＱ１．Ｑ２は各々ＯＮ、ＯＦＦする
。そのため、抵抗Ｒ１による電圧降下が生じるのでトラ
ンジスタＱ５，０１４Ｇ；１ＯＦＦし、マタ抵抗Ｒ２に
よる電圧降下は生じないのでトランジスタＱ６゜６１３
はＯＮＬ、、反転出力Ｏに“Ｌ′″、非反転出力０に“
Ｈ”が出力、される。そして、トランジスタＱ１３は“
ＨＩＩを、トランジスタＱ１４は１１１　ＩＩを図示し
ないデコーダ回路に入力する。なお、Ａ〈■８．の場合
は、反転出力Ｏ９非反転出力Ｏの出力レベルは上記と逆
になる。

次に、機能試験時について説明する。この場合、ＴＭ＜
ＴＭに設定する。すると、トランジスタＱ７がＯＮ、ト
ランジスタＱ８が０ＦＦＬ、、トランジスタＱ３．Ｑ４
より成る差動対が動作可能となる。そして、例えばアド
レス信号ＴＡのレベルがレファレンス電圧ＶＢＢ大きい
とする。この場合、トランジスタＱ３．０４Ｇ、を各々
ＯＮ、０ＦＦＬ、反転出力Ｏに“Ｌ″、非反転出力Ｏに
“Ｈ”が出力され、トランジスタＱ１４．Ｑ１３により
各々の出力が図示しないデコーダ回路に入力される。

ＴＡ＜Ｖ８８の場合は、反転出力Ｏ９非反転出力Ｏの出
力レベルは上記と逆になる。

実際には上記ｖｉ能を有する入力信号セレクタ３が複数
並列に接続され、各々にアドレス信号Ａ等が入力され、
そのパラレル出力が図示しないデコーダ回路に入力され
る。

〔発明が解決しようとする課題）従来の半導体ｉ積回路装置は以上のように構成されてお
り、内部論理回路２と内部記憶回路４との間の複数の配
線は通常ＣＡＤにより自動で行われる。この場合、上記
各々の配線の長さを等しくすることは現実には不可能で
あり、その結果、内部論理回路２より内部記憶回路４へ
入力されるアドレス信号Ａに位相差が生じ、動作マージ
ンの減少、アクセスタイムの増大等を招来するという問
題点があった。また、外部入力端子Ｄ・と内部記憶回路
４との間の複数の配線をＣＡＤにより自動で行った場合
も当該各々の配線の長さを等しくすることはできず、機
能試験時外部入力端子り、から内部記憶回路４へ入力さ
れる懇能試験時アドレス信号ＴＡに位相差が生じる他、
内部記憶回路４を直接アクセスするテスタのビン間スキ
ューによっても機能試験時アドレス信号Ｔ△に位相差が
生じ、その結果上記と同様の問題に加えて、正確なアク
セスタイムが測定できないという問題点もあった。

この発明は上記問題点を解決するためになされたもので
、入力信号の位相差をなくすることにより動作マージン
の減少が少なく、アクセスタイムが短く、さらに機能試
験というモードを有する場合には機能試験時に正確なア
クセスタイムが測定できる半導体集積回路装置を得るこ
とを目的とする。

〔課題を解決するための手段〕

この発明にかかる半導体集積回路装置は、複数のモード
の入力信号を受ける手段と、モード切換信号に応じ前記
複数のモードの入力信号を切り換えるモード切換手段と
、タイミング指示信号に応じ前記モード切り換え手段に
より切り換えられた前記入力信号をラッチするラッチ手
段とを備えた入力バッファを有する構成としている。

〔作用〕

この発明における入力バッファは、タイミング指示信号
に応じ入力信号をラッチするラッチ手段を有するので、
入力信号をタイミング指示信号に同期させ次段回路に入
力することができる。

〔実施例〕

第１図はこの発明の一実施例を示す回路図であり、第８
図に示す入力信号セレクタ３に相当する回路部分を示す
ものである。図において、第９図に示す従来回路との相
違点は、ラッチ用ＮＰＮトランジスタＱ１０．Ｑｌｌ、
ラッチ動作クロック信号入力用ＮＰＮトランジスタＱ１
２を設けたことである。その他の構成は従来例と同様で
ある。

トランジスタＱ１０．Ｑｌｌは差動対を構成している。

トランジスタＱ１０のベースは非反転出力０に、エミッ
タはトランジスタＱ１２のコレクタに、コレクタはトラ
ンジスタＱ１．Ｑ３のコレクタ共通接続点に各々接続さ
れている。トランジスタＱ１２は、ベースにはラッチ動
作クロック信号ＣＬＫが与えられ、エミッタはトランジ
スタＱ７、Ｑ８のエミッタ共通接続点に接続されている
。

そして、トランジスタＱ１２がＯＮすることにより、ト
ランジスタＱ１０及びＱｌｌは後述するようにラッチモ
ードとなり、トランジスタＱ１２がＯＮになる直前の、
トランジスタ６及びＱ５の出力を受けそのデータをラッ
チする。なお、トランジスタＱ１２がＯＦＦの場合、ト
ランジスタＱ１０゜Ｑｌｌは後述するようにスルーモー
ドとなる。

なお、クロック信号ＣＬＫ及びテストモード信号ＴＭ、
ＴＭの信号レベルの関係は第２図に示すように、クロッ
ク信号ＣＬＫの高レベルがテストモード信号ＴＭ、ＴＭ
の高レベルより高く、クロＭ、ＴＭの高レベルと低レベ
ルの間にあるものとする。

第３図、第４図は、上記のような信号レベルの関係を持
つ信号を発生させるための回路を示す図である。第３図
、第４図においては、差動対トランシスタＱ２０．Ｑ３
０を主要部として回路が構成されている。第３図では信
号ＴＭｏのレベルとレファレンス電圧■ＢＢ１の大小に
よりテストモード信号Ｔｔｖｉ、ＴＭのレベルの高低が
決定される。

テストモード信号ＴＭ、ＴＭの高レベルは、Ｖｏ６２Ｖ
ＢＥ（ＶＢＥはトランジスタのベース・エミッタ間電圧
）である。一方、低レベルは、Ｖｏ。−２Ｖ８Ｅ−（Ｒ
３０＋Ｒ３２）１１あるいはＶｃｃ−２Ｖ　　−（Ｒ３
０＋Ｒ３１）Ｉ　　（１１は、抵抗ＲＢＥ　　　　　　
　　　　　　　　　　　１３０とＲ３２あるいは抵抗Ｒ
３０とＲ３１に流れる電流）となる。なお、Ｒ３１＝Ｒ
３２に設定しておく。

第４図では、信号０ＬＫＯのレベルとレファレンス電圧
Ｖ８８２の大小によりクロッ信号ＣＬＫの高低のレベル
が決定される。クロック信号ＣＬＫの高レベルはＶｃｃ
−ＶＢＥであり、低レベルはＶｏｏ−ＶＢＥ−Ｒ３１・
Ｉ２　（Ｉ２は抵抗Ｒ３１に流れる電流で１　　＝１１
となるよう設定する。）どなる。このように、クロック
信号ＣＬＫの高レベルはテストモード信号ＴＭ、ＴＭの
高レベルより１Ｖ８Ｅだけ高く、クロック信号ＣＬＫの
低レベルはテストモード信号ＴＭ、ＴＭの低レベルより
もＲ３０’−１１だけ高く設定されている。

次に第１図に示す回路の動作について説明する。

まず通常動作時で、トランジスタＱ１０．Ｑｌｌがスル
ーモードの場合について説明する。この場合のクロック
信号ＣＬＫ、テストモード信号ＴＭ。

ＴＭのレベル関係は第２図に示すａの状態である。

この状態ではテストモード信＠ＴＭのレベルが最も高い
ので、トランジスタ８がＯＮＬ、トランジスタＱ７．Ｑ
１２はＯＦＦしている。トランジスタ８がＯＮすること
によりトランジスタＱ１．Ｑ２より成る差動対が動作可
能となる。この状態で、たとえばアドレス信号Ａの電位
がレファレンス電圧Ｖ８８より高いとすると、トランジ
スタＱ１がＯＮ、トランジスタＱ２がＯＦＦする。その
ため、抵抗Ｒ１による電圧降下が生じるのでトランジス
タＱ５．Ｑ１４が０ＦＦＬ、、また抵抗Ｒ２による電圧
降下は生じないのでトランジスタＱ６．Ｑ１３がＯＮす
る。そして、反転出力ＯにＩ　Ｌ　１１、非反転出力Ｏ
に“Ｈ１１が出力される。この場合、トランジスタＱ１
０はベースに“Ｈ”が入力されるのでＯＮＬ、トランジ
スタＱ１１はベースに１１１”が入力されるのでＯＦＦ
する。そして、上記スルーモードでは、電流が抵抗Ｒ１
→トランジスタＱ１→トランジスタＱ８→トランジスタ
Ｒ９→抵抗Ｒ５の順で流れている。

次にトランジスタＱ１０．Ｑｌｌが上記スルーモードか
らラッチモードになった場合について説明する。この場
合の、クロック信号ＣＬＫ、テストモード信号ＴＭ、Ｔ
Ｍのレベルの関係は第２図に示すｂの状態である。この
状態ではクロック信号ＣＬＫのレベルが最も高いので、
トランジスタＱ１２がＯＮＬ、トランジスタＱ７．Ｑ８
はＯＦＦする。そして、トランジスタＱＩＯ，Ｑ１１よ
り成る差動対が動作可能となる。今、非反転出力Ｏには
Ｈ″が出力されておりトランジスタＱ１０はＯＮＬ、て
いるので、電流は抵抗Ｒ１→トランジスタＱ１０→トラ
ンジスタＱ１２→トランジスタＱ９→抵抗Ｒ５の順で流
れる。一方スルーモードでは、電流は前述したように抵
抗Ｒ１→トランジスタＱ１→トランジスタＱ８→トラン
ジスタＱ９→抵抗５の順で流れており、この状態からラ
ッチモードになった場合、トランジスタＱ１．Ｑ８を通
じて流れていた電流がトランジスタＱ１０゜Ｑ゛１２を
通じて流れるようになっただけなのでトランジスタＱ５
．Ｑ６のベース電位はスルーモード時と変化がなくトラ
ンジスタＱ５．Ｑ６はそれぞれＯＦＦ、ＯＮのままなの
で、反転出力Ｏおよび非反転出力Ｏには“Ｌ”、“Ｈ”
がそれぞれ引き続き出力されている。スルーモードでは
アドレス信号へのレベルが変化すると非反転および反転
出力Ｏ１ｏの内容がそれに応じて変化するが、ラッチモ
ードではトランジスタＱ８が０ＦＦＬトランジスタＱ１
．Ｑ２より成る差動対が不能化されているので、アドレ
ス信号Ａのレベルが変化しても非反転および反転出力０
．Ｏの出力内容には変化がない。従って、トランジスタ
Ｑ５．Ｑ６はそれぞれＩ　Ｌ　ＩＩ　、　　１１８１１
をラッチしていることになる。

なお、上記では通常動作時について説明したが、機能試
験時については、スルーモード、ラッチモードでのクロ
ック信＠ＣＬＫ、テストモード信号ＴＭ、ＴＭのレベル
の関係を第２図に示すｃ、ｄの状態にすることにより、
同様の動作を行なう。

つまり、トランジスタＱ１０．Ｑｌｌのスルーモードで
はトランジスタＱ７．Ｑ８．Ｑ１２のうちトランジスタ
Ｑ７のみがＯＮＬ、トランジスタＱ３、Ｏ４より成る差
動対が能動化されて、機能試験時アドレス信号ＴＡのレ
ベルとレファレンス電圧ＶＢＢの大小に応じた信号が非
反転出力０９反転出力Ｏに出力される。トランジスタＱ
１０．ＱｌｌのラッチモードではトランジスタＱ７．Ｑ
８゜Ｏ１２のうちトランジスタＱ１２のみがＯＮし、ト
ランジスタＱ３．Ｑ４より成る差動対は不能化され、ト
ランジスタＱ１０．ＱｌｌはトランジスタＱ１２がＯＮ
する直前の非反転出力Ｏ２反転出力０の出力内容をラッ
チする。

第５図は、第１図に示す構成を有する入力信号セレクタ
３を複数個含んだ内部記憶回路４を示すブロック図であ
る。

図において、３〜３　　は入力信号セレクタ０ト１であり各々にクロック信号ＣＬＫ、テストモード信号Ｔ
Ｍ、ＴＭが与えられており、入力セレクタ３〜３　　の
各々にはアドレス信号Ａｏ−ＡＩＩｌ−〇　　　　　ｍ
−１１・及び機能試験時アドレス信号ＴＡｏ−ＴＡ、１のう
ち対応する信号が与えられている。そして、入力信号セ
レクタ３゜〜３１−１は非反転出力Ｏ８〜０　　及び反
転出力０８−ＯＩＩｌ−１をデコーダ回＋ｎ−ｉ路りに与える。

次に、動作について、第６図のタイミング口を用いなが
ら説明する。通常動作時、つまりテストモード信号ＴＭ
が“Ｈパの状態において、アドレス信号Ａ　−Ａ　　Ｉ
ｆｉＸｏ〜Ａ′ｌｌ１−１の状態からＯｍ−１Ｘ′　〜”　ｍ　−１の状態へ変化した場合について説
明する。クロック信号ＣＬＫが’Ｈ”（１サイクル前の
アドレス信号のラッチモード）の状態でアドレス信号Ａ
　　−Ａ　　　をＡ′　〜Ａ′　　とし、ＣツＯｍ−１
０ｍ−１ドアツブ時間経過後の時刻ｔ１において、クロック信号
ＣＬＫを’Ｌ”（スルーモード）にし、アドレス信号Ａ
′Ｏ”Ａ′ｌ１ｌ−１の位相差にかかわらずクロック信
号ＣＬＫの立下りエツジに同期して非反転出力Ｏ〜Ｏに
出力Ｏ′　〜”ｎ−１をセット０　　ト１　　　０する。その後時刻ｔ２においてクロック信号ＣしＫをＨ
″（当該サイクルのアドレス信号のラッチモード）にし
、出力Ｏ′　〜”ｍ−１を入力信号セレクタ３゜〜３．
−１にラッチさせる。その後、アドレス信号Ａ。〜Ａ、
−１をＡ。−”’ｒａ　−１とし、セットアツプ時間経
過後の時刻ｔ３において、りＯツタ信号ＣＬＫをＬ″に
し、非反転出力○。〜Ｏに出力Ｏ′’Ｏ”　”’ｉ−１
をセットする。その後ｎ−１時刻ｔ４において、りＯツク信号ＣＬＫをＨ゛にし、出
力０″ｏ〜σｍ−１を入力信号セレクタ３゜〜３　　に
ラッチさせる。このようにして、第６図示すように、非
反転出力Ｏ〜０ＩＩｌ−４にセットされる信号Ｏ′　〜
ｏ’　　　、ｏ”　　〜ｏ″、−１は、アトＯｌ−１０レス信号Ａ。−Ａｌｌ−１の位相差に関係なくクロック
信号ＣＬＫの立下りエツジに同期させデコーダ回路りに
入力することができる。なお、反転出力Ｏｏ〜○□−１
にセットされる信号も同様にクロック信号ＣＬＫの立下
りエツジに同期させデコーダ回路りへ入力することがで
きる。

機能試験時の場合はテストモード信号ＴＭを“Ｈ″にす
ることにより、外部入力端子Ｄｉからの機能試験時アド
レス信号ＴＡｏ−ＴＡｌ−１が入力゛信号セレクタ３゜
〜３ニー１に与えられる。この場合においても、非反転
出力Ｏ８〜０Ｉｌｌ−１１反転出力ｏ　＝ｏｎ−１にセ
ットされる信号は、上記と同様にして機能試験時アドレ
ス信号ＴＡｏ−ＴＡｍ−１の位相差に関係なくクロック
信号ＣＬＫの立下りエツジに同期させデコーダ回路りに
入力することができる。

なお、上記実施例ではトランジスタＱ７．Ｑ８のベース
にテストモード信号ＴＭ、ＴＭを差動入力とする場合に
ついて説明したが、テストモード信号ＴＭ、ＴＭの一方
とレファレンス電圧を差動入力とする構成としモードの
切換えを行っても上記実施例と同様の効果が得られる。

また、第７図に示すように、ラッチを構成するトランジ
スタＱ５．Ｑ６と反転出力０．非反転出力Ｏをデコーダ
回路りに伝えるためのトランジスタＱ１３．Ｑ１４を共
通化してもよい。

また、上記実施例では、入力信号セレクタ３自身にモー
ド切換機能及びラッチ機能を持たせた場合について説明
したが、各々の機能を有する回路を２段にして設けてク
ロック信号ＣＬＫ、テストモード信号ＴＭ、ＴＭを別々
に与えるように構成しても同様の効果が得られる。

また、上記実施例では２種類のアドレス信号Ａ。

ＴＡが与えられている場合について説明したが、３種以
上のアドレス信号であっても同様の効果が得られる。

さらに、上記実施例ではアドレス信号ＴＡが外部入力端
子を通じ、アドレス信号Ａが内部論理回路２を介して内
部記憶回路４に与えられる場合について説明したが、必
ずしもこれらを介して与えられなくてもよい。

〔発明の効果〕

以上のようにこの発明によれば、モード切換信号に応じ
複数のモードの入出力信号を切り換えるモード切換手段
と、タイミング指示信号に応じ前記モード切換手段によ
り切り換えられた入力信号をラッチするラッチ手段とを
有する入力バッファを設けたので、入力信号に位相差が
生じても、この位相差をなくして次段回路へ入力するこ
とができ、動作マージンの減少が少なく、アクセスタイ
ムが短くできるという効果があり、また別面試験という
モードを有する場合には入力信号の位相差をなくすこと
により正確なアクセスタイムが測定することができると
いう効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図は第
１図に示す回路の信号のレベル関係図、第３図及び第４
図は第２図に示すレベルを有する信号を発生させるため
の回路を示す図、第５図は第１図の回路を用いた内部記
憶回路を示すブロック図、第６図は第５図に示した回路
の動作を説明するための波形図、第７図はこの発明の伯
の実施例を示す回路図、第８図は従来の半導体集積回路
装置を示すブロック図、第９図は従来の入力信号セレク
タを示す回路図である。図において、ＴＭ、ＴＭはテストモード信号、ＣＬＫは
クロック信号、Ｑ７はテストモード信号入力用ＮＰＮト
ランジスタ、Ｑ８は通常動作モード信号入力用ＮＰＮト
ランジスタ、Ｑ１２はラッチ動作クロック信号入力用ト
ＮＰＮランシスタ、Ｑ１０．Ｑｌｌはラッチ用ＮＰＮト
ランジスタである。なお、各図中同一符号は同一または相当部分を示す。

Claims

【特許請求の範囲】

（１）複数のモードの入力信号を受ける手段とモード切
換信号に応じ前記複数のモードの入力信号を切り換える
モード切換手段と、タイミング指示信号に応じ前記モー
ド切り換え手段により切り換えられた前記入力信号をラ
ッチするラッチ手段とを備えた入力バッファを有する半
導体集積回路装置。