JPH01236817A - パルスカウント装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 カウンタのビット艮がプロセッサのデータバス長よりも
長い場合で、ブロセッＶがカウンタの値を上位、下位に
分割して読出す方式のパルスカウント装置に関し、 プロセッサのカウンタリード期間にパルス入力があって
カウンタ値が変化した場合でも、比較的小さなソフトウ
ェア負荷でカウンタ値を正確にリードできることを目的
とし、カウンタとブ［１セツサとの間に、複数のビット
群の数に対応して設けられた複数のレジスタと、カウン
タ値を複数のレジスタに転送する際、レジスタ転送中に
カウンタ値が変化しないようにレジスタ転送タイミング
とカウンタへのカウンタ入力パルスタイミングとを同期
させるパルス同期化回路と、プロセッサが複数のレジス
タのレジスタ値をレジスタ転送終了後からリードしてい
る期間、複数のレジスタのレジスタ値更新を禁止するレ
ジスタ更新制御回路とから構成する。

〔産業上の利用分野〕

本発明は、カウンタのビット艮がプロセッサのデータバ
ス艮よりも良い場合で、ブ［１セツサがカウンタの値を
上位、下位等′ｆ２数に分３７Ｊ　Ｌ、て読出す方式の
パルスカウント装置に関する。

本発明になるパルスカウント装置は、例えば流量８１や
温度計等の観測装置がデータ化をパルス数で伝送し、プ
ロセッサでパルスカウント値をｇＩｎしであるタイミン
グでカウンタ値をリードし、前回の値と今回の値とを比
較することによりデータ量変化を監視するシステム等に
用いられる。このようなプロセッサでカウンタ値をリー
ドするシステムでは、なるべく小ざなソフトウェア負荷
で、しかｂカウンタ値を正確にリードすることが必要で
ある。

〔従来の技術〕

従来、流量計や温度計等の観測装置からの変化データを
パルス数として伝送し、プロセッサで集中監視するシス
テムがある。このシス゛ｊムを第６図に示す。

入力パルスはカウンタ３に入力される。カウンタ３はデ
ータバスの幅の出力バッフ？（レジスタン４Ｉ〜４３に
ｍき込みを行う。プロセッサ５はアドレスデコーダ６を
動作させ、各出カバソファ４１〜４３の順番に読み出す
。

第７図はブロセッ４）の読み出しを行うフローヂャート
を示す。各出ｈバッファを読み出したプロセッサ５は、
ステップ■で、レジスタに入力されたデータをプロセッ
サ５内のメモリに記憶する（ＭＡＩ〜ＭＣＩ）。

ステップ■で前回の記憶値ＭＡ２〜ＭＣ２の有無を判断
することで、１回目の読み出しがどうかを判断する。ス
゛テップ■〜■で今回の読み出しデータ値ＭＡ１〜ＭＣ
１と前回の読み出しデータ値ＭＡ２〜ＭＣ２を比較する
。ステップ■で比較結果が一致しない場合は、今回の読
み出し値ＭＡＩ〜ＭＣＩを前回の読み出し値ＭＡ２〜Ｍ
Ｃ２としてブロセッリ°５内のメモリに記憶する。ステ
ップ■で比較結果が一致した場合は、プロセッサ内のメ
モリの前回の読み出し値ＭＡ２〜ＭＣ２をクリアにする
。

パルス入力の度にカウンタ値がｆｌｎされ、プロセッサ
においであるタイミングでリンブリングすることにより
カウンタ値をリードし、前回の値と今回の値とを比較す
ることによりデータ量変化を監視する。　このようなシ
ステムにおいて、カウンタの状態か変化している期間い
わゆる状態遷移ＪＩ！Ｉ聞とプロセッサがカウンタ値を
リードするタイミングとが重なると、プロセッサのリー
ドした値は実際のカウンタ値と異なった値であり、正確
な値をリードしたことにならない。

即ち、第４図に示す如く、パルス入力発生時にカウンタ
値がｒｏｌｌＬｌであると、１桁目の−Ｖヤリ発生時（
カウンタにパルス入力時）にはカウンタ値はｒｏｌｌｏ
、Ｉになり、次に２桁目の１１７９発生時にはカウンタ
値はｒｏｌｏｏＪになり、最終的にカウンタ値はｒｉｏ
ｏｏ−＋となり、このようにカウンタ値１［１１１Ｊが
らＩ　１０００Ｊまでの門にカウンタ値ｒｏ１１０．ｌ
　ｒｏｌｏｏＪの状態遷移期間を経、この状態遷移期間
にプロセッサがリードしてしまうと本来リードしたいカ
ウンタ値はｒｌｏｏｏＪであるにも拘らず。カウンタ値
ｒ０１１０．Ｉ又はｒｏｉｏｏ、＋をリードしてしまう
。

そこで、従来、正確なカウンタ値を得るために、カウン
タ値を２度リードする方法をとり、１回目にリードした
値と２回目にリードした値とを比較して不一致の場合（
ｉＩＡえば１回１１’０１１０Ｊ。

２回目ｒ０１００．Ｉ）はこのカウンタ値を取込まず、
一致した場合（１回目ｒ１０００．ｌ、２回目ｒｌｏｏ
ＯＪ　）はこのカウンタ値を真の値として取込むいわゆ
るｒ２’［ｆｆ読み」処理を行なっている。

このようにすれば、プロセッサがカウンタの状態遷移期
間にリードすることがあってもこの時のカウンタ値は取
込まず、正確な値のみを取込むことができる。

一方、従来、カウンタのピット長（例えば１６ビツト）
がプロセッサのデータバス長（ＰＡえば８ビツト）より
も長いシステムでは、プロセッサはカウンタ値を例えば
１位及び下位に分割してリードする必要がある。例えば
、カウンタ値が１６ビツトのｒｏｏｏｏｏｏｏｌ　１１
１１１１１１　Ｊをリードする場合、プロセッサは先Ｔ
ｆＲ初に例えば下位のｒｌｌｌｌｌｌｌｌＪをリードし
、次に上位のｒｏｏｏｏｏｏｏｌ、ｌをリードする如く
、１６ビツトを８ビツトずつ分割リードする。このよう
な１回目のリードが終了したら、２回目のリードを行な
う。前述のように、１回目にリードした１６ビツトカウ
ンタ値と２回目にリードした１６ビツトカウンタ値とが
一致した場合にそのカウンタ値を真の値として取込む。

（発明が解決しようとする課題） 前述の従来装置は、プロセッサのカウンタ誤リードを防
止するためにいわゆる［２度読み、Ｉ処理を行なってい
るので、その分だけソフトウェア負荷が大きくなり、プ
ログラムが？！２雄化する問題点があった。

又、眞述のように、カウンタ値を上位及び下位に分割し
てリードする方式に「２度読みＪｆＩ！ｌｌ！Ｊ！を適
用すると、その分だけプロセッサのリードタイミングと
カウンタの状Ｒ遷移期間とが重なる確率が増大すること
になり、「２度読み１処理に失敗する確率も増加する。

例えば第５図に示す如く、カウンタのピット長を１６ビ
ツト、プロセッサのデータバス長を８ビツトとした場合
、カウンタ値がｒｏｏｏｏｏｏ。

１１１１１１１１１Ｊでプロセッサがその下位バイトｒ
　１１１１１１１１．１をリードして次の上位バイトを
リードする迄の間にパルス入力があってカウンタ値がｒ
ｏｏｏｏｏｏｌ　０００００００００．１に変化したと
する。この場合、プロセッサのカウンタリード期間にカ
ウンタ値が変化しなければ何ら問題はないが、上記のよ
うにプロセッサのカウンタリード期間にカウンタ値が変
化すると、ブロセッ勺は下位バイトをＮ１１１１１１１
Ｊとリードする一方、上位バイトをｒｏｏｏｏｏ。

１０Ｊとリードしてしまいカウンタ値を正しくリードし
たことにならない。

１回目のリードがこのように誤リードであっても、「２
度読み」処理を行なえばカウンタ値が変化しない限りで
は２回目は正しくリードでき、それ以後ｂカウンタ値が
変化しなければ１回目と２回目とのカウンタ値が一致し
て最終的には正しいカウンタ値を取込むことができる。

このような従来装置では、［２度読み１処理を行なって
いることもあってカウンタ値が変化してからカウンタ値
を正しくリードする迄に時間がかかり、短時間の処理を
行ない得ない問題点があった。

本発明は、ブ［１セツリのカウンタリード期間にパルス
入力があってカウンタ値が変化した場合でも、比較的小
さなソフトウェア負荷でカウンタ値を正確にリードでき
るパルスカウンタ装置を提供することを目的とする。

〔課題を解決するための手段〕

本発明は、カウンタとプロセラυとの間に、複数のビッ
ト群の数に対応して設けられた複数のレジスタと、カウ
ンタ値を複数のレジスタに転送する際、レジスタ転送中
にカウンタ値が変化しないようにレジスタ転送タイミン
グとカウンタへのカウンタ入力パルスタイミングとを同
期させるパルス同期化回路と、プロセッサが複数のレジ
スタのレジスタ値をレジスタ転送終了後からリードして
いる期間、複数めレジスタのレジスタ値更新を禁止する
レジスタ更新１１１１１回路とよりなる。

〔ｎｍ〕

本発明では、プロセッサがレジスタ値を分ｔ１す−ドし
ている期花、レジスタ値更新を禁止している。このため
、分割リード中にカウンタ値が変更されてもプロセッサ
はカウンタ値変更前の値を正しく分割リードし得、従来
例のような誤リードを生じることはない。又、レジスタ
値リード開始をレジスタ転送終了後に行なっているので
、安定なカウンタ値をリードでき、従来例のような「２
度読み」を必要としない。

〔実施例〕

第１図は本発明のブロック図を示す１．同図中、１はパ
ルス入力端子で、カウンタ値を順次変化させるためのパ
ルスを入来する。、２はパルス同期化回路で、カウンタ
値をレジスタに転送するタイミングではカウンタにパル
スを入力させないようにし、カウンタ値をレジスタに転
送し終った後で次のレジスタ転送までの岡にカウンタに
パルスを入力させるように、パルス入力とレジスタ転送
との同期をとるラッチ回路である。３は例えば２４ビツ
トのカウンタで、同期化回路２の出力をクロックとじて
パルス入力毎にカウンタ値が変化される。

４１　、４２．４ｇは夫々例えば８ビツトのレジスタで
、カウンタ３の出力データパスを介してプロセッサ５に
供給する。プロセッサ５は、レジスタ４１〜４３に夫々
対応づけされたアドレスを順次指定してそのレジスタの
値を順次リードし、後述のようにこれら３個のレジスタ
４１〜４３の値を全てリードし終るまでカウンタ３の出
力を各レジスタ４１〜４３に転送しないようにレジスタ
更新＄り御回路７を介して制御する。６はアドレスデコ
ーダで、プロセッサ５にて指定された各レジスタのアド
レスコードをデコードして各レジスタ４１〜４１のリー
ドタイミングを制御する一方、プロセッサ５の１ｌＪＩ
Ｉｌによりレジスタ４１のリードからレジスタ４３のリ
ードまでのいわゆるカウンタリード期間レジスタ４１〜
４３のデータ転送を停止する制御信号をレジスタ更新制
御回路７に供給する。

レジスタ更新制御回路７はクロック発生器８の出力クロ
ックに同期してレジスタ４１〜４３を転送動作させ、上
記カウンタリード期間アドレスデコーダ６からの制御信
号によってレジスタ４１〜４３のデータ転送動作を停止
する。クロック発生器８はパルス同期化回路２、プロセ
ッサ５、レジスタ更新制御回路７の各動作の同期をとる
ためのりＯツクを出力する回路である。

次に、上記構成になる装置の動作について第２図に示す
動作タイミングチャートと０１せて説明する。

りＯツク発生器８から取出されたクロックａはパルス同
期化回路２に供給され、一方、端子１にり０ツクａのタ
イミングとは無関係のタイミングで入来してくるパルス
ｂもパルス同期化回路２に供給される。パルス同期化回
路２において、パルスｂの立上りタイミングはりＯツク
ａの立上りタイミング（即ち、後述のレジスタ４１・〜
４３のデータ転送終了から次のデータ転送までの間のタ
イミング）に対応するように同期がとられ、カウンタ入
力パルスＣとして取出され、カウンタ３に供給される。

カウンタ３はカウンタ入力パルスＣの立上りタイミング
でそのカウンタ値ｄを変更され、この場合は例えばＮか
ら＜Ｎ−１１）、更に（Ｎ＋１）から（Ｎ＋２）に順次
変更される。

一方、クロックａはレジスタ更新制御回路７にも供給さ
れ、クロックａの立上りタイミング及び立下りタイミン
グが夫々逆の関係に対応するようなデータラッチ信号ｅ
が取出される。データラッチ信号ｅはその立上りタイミ
ングでカウンタ値がレジスタ４１〜４３にデータ転送動
作を行なう信号である。ここで、カウンタ入力パルスＣ
が発生する前はカウンタ値ｄはＮであるので、レジスタ
４１〜４３にはデータラッチ信号ｅの立上りタイミング
でカウンタ値Ｎが転送されており、カウンタ入力パルス
Ｃが発生するとカウンタ値ｄは（Ｎ＋１）になるので、
レジスタ４１〜４３にはカウンタ入力パルスＣの立上り
タイミング直後のデータラッチ信Ｍｅの立上りタイミン
グでカウンタ値（Ｎ　＋　１　）が転送される。

このように、パルス同期化回路２でパルスｂのタイミン
グをレジスタ転送と同期をとってカウンタ入力パルスＣ
にしてカウンタ３に供給しているので、カウンタ値をレ
ジスタ４１〜４３に転送しているタイミング（データラ
ップ信＠ｅの立上りタイミング）ではカウンタ３にパル
スが入力されず、カウンタ値をレジスタに転送し終った
後でカウンタ３にパルスが人力される（カウンタ入カバ
ルスＣ）。従って、カウンタ３の値が遷移しているタイ
ミング（パルスＣの立上りタイミング）でレジスタ４１
〜／４３に転送を行なうと、カウンタ３の正しいカウン
タ値がレジスタ４１〜４３にコピーできないが、本発明
のようにすればカウンタ３の正しいカウンタ値をレジス
タ４１〜４３にコピーできる。

次に、プロセッサ５によるレジスタ４１〜４３の出力リ
ードについて説明する。いま、カウンタ３のカウンタ値
が（Ｎ−＋ｉ）のとき、プロセッサ５に７ドレス指定に
よってアドレスデコーダ６から制御信号Ａ１が取出され
、レジスタ４Ｉの出力８ピッ１−がデータバスを介して
プロセッサ５に供給されてリードされたとする。この場
合、レジスタ４１のリードの開始タイミングは、プロセ
ッサ５にはクロック発生器８の出力クロックａが供給さ
れているのでレジスタ４！〜４３のデータラッチ信号ｅ
と同期がとられ、データラッチ信号ｅの立下りタイミン
グに対応されている。

一方、制御信＠Ａ＋はレジスタ更新制御回路７にも供給
されており、これにより、レジスタ更新ｖ１ｗＪ回路７
からはデータラップ信号ｅは取出されなくなる。従って
、レジスタ４１〜４３のデータ転送動作は停止され、レ
ジスタ値は（Ｎ−＋ｌ）のままになる。プロセッサ５の
アドレス指定による制御ｆＵ号Ａ２　、Ａ３によって夫
々レジスタ４２゜４３の出力８ビツトがデータバスを介
してプロセッサ５に供給されてリードされる。このとき
、レジスタ４１〜４３のレジスタ値（Ｎ＋１）のままで
あるので１、プロセラ＋Ｊ５はレジスタ４１〜４３のカ
ウンタ値（Ｎ＋１）を分割リードすることになる。

ここで、この分割リード中にパルス人力すが入ってカウ
ンタ３のカウンタ値が（Ｎ１３）から（Ｎ　＋　２　）
に変更されたとする。然るに、カウンタ３の値は変更さ
れてもレジスタ４１〜４３はレジスタ更新制御回路７の
データラッヂ４ｎ＠ｅの禁止によってそのレジスタ値は
（Ｎ＋１）のままとされているので、レジスタ４１〜４
３からはレジスタ値（Ｎ＋２）が出力されることはない
。従って、第４図で説明したように、分割リード中にカ
ウンタ値が変更されてもプロセッサは誤リードすること
はなく、各８ピツトとｂ（Ｎ（ｌ）の正しいカウンタ値
をリードできる。

又、本発明では、レジスタ４１〜４３のデータ転送が終
了してから、つまり、カウンタ値が安定してからプロセ
ツイｊ５がレジスタ４１〜４３の値をリードするように
しているので、従来例のようないわゆる「２度読み」を
行なう必要はなく、ハードウェアの負荷も従来例より小
さくでき、プログラムも簡単にできる。

本発明のプロセッサ５のフローヂャートを第３図に示す
。

第３図のステップ■はレジスタよりデータＲＡ〜ＲＣを
たんにプロセッサ５内のメモリに書き込みＭＡ−ＭＣと
して記憶を行うだけで、従来の様にデータの比較は行な
われない。

即ち、レジスタ４３のリードが終了すると、制御信号Ａ
３によってレジスタ更新制御回路７からのデータラップ
信号ｅの禁止が解除され、カウンタ値（Ｎ＋２＞がレジ
スタ４１・〜４３に転送され、材上、前述の動作と同様
の動作が繰返される。この場合、カウンタ３の値が（Ｎ
＋２）の時に上記のような分割リードが行なわれれば、
本発明では「２度読み」を行なっていないので、変更直
後のカウンタ値（Ｎ＋２）をリードでき、従来例に比し
て短時門の処理を行ない得る。

なお、分割リードを行なう周期がカウンタ値変更の周期
よりも長い場合、カウンタ値（Ｎ＋１）を分割リードし
た後、カウンタ値（Ｎ　−１−２）をリードしないで次
のカウンタ値（Ｎ＋３）分割り一ドすることになる。こ
れは、カウンタ値をその変更の都度監視しているのでは
なり、屓定周期でその変更を監視するようなシステムに
用いられる。

〔発明の効果〕

以上説明した如く、本発明によれば、プロセッサがレジ
スタ値を分割リードしている期間、レジスタ値更新を禁
止しているので、分割リード中にカウンタ値が変更され
てもプロセッサはカウンタ値変更前の値を正しく分割リ
ードし得、従来例のような誤リードを生じることはなく
、又、レジスタ値リード開始をレジスタ転送終了後に行
なっているので、安定なカウンタ値をリードでき、従来
例のような［２度読み、１を必要とせず、これにより、
従来例より比較的小さなソフトウェア負荷で済み、プロ
グラムのｔ！Ｊ里なもので済む。

【図面の簡単な説明】

第１図は本発明のブロック図、 第２図は本発明の動作タイミングチャート、第３図は本
発明のプロセッサ動作フローチャート、 第４図はカウンタ値の状！遷移を示す図、第５図は分割
リードにおいてリード期間中にカウンタ値変更を生じた
場合のタイミングチャート第６図は従来のブロック図、 第７図は従来のプロセッサ動作フローチャー１−である
。 図において、 １はパルス入力端子、 ２はパルス同期化回路、 ３はカウンタ、 ４１〜４３はレジスタ、 ５はプロセッサ、 ６はアドレスデコーダ、 ７はレジスタ更新制御回路、 ８はクロック発生器 を示す。 特許出願人　富　士　通　株式会社 χべ 本発明のプロセッサ動作フローチャート第３図

Claims (1)

1. 【特許請求の範囲】 パルス入力毎にその値を変更されるカウンタ（３）の値
   （ｄ）を複数のビット群に分割してプロセッサ（５）で
   リードする方式のパルスカウント装置において、 上記カウンタ（３）と上記プロセッサ（５）との間に、
   上記複数のビット群の数に対応して設けられた複数のレ
   ジスタ（４＿１〜４＿３）と、上記カウンタ（３）のカ
   ウンタ値（ｄ）を上記複数のレジスタ（４＿１〜４＿３
   ）に転送する際、レジスタ（４＿１〜４＿３）の転送中
   に上記カウンタ（３）のカウンタ値（ｄ）が変化しない
   ように上記レジスタ（４＿１〜４＿３）の転送タイミン
   グと上記カウンタ（３）へのカウンタ入力パルス（ｃ）
   タイミングとを周期させるパルス同期化回路（２）と、 上記プロセッサ（５）が上記複数のレジスタ（４＿１〜
   ４＿３）のレジスタ値（ｆ）をレジスタ転送終了後から
   リードしている期間、上記複数のレジスタ（４＿１〜４
   ＿３）のレジスタ値更新を禁止するレジスタ更新制御回
   路（７）とよりなることを特徴とするパルスカウント装
   置。