JPH01237734A - 二重化装置 - Google Patents
二重化装置Info
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- JPH01237734A JPH01237734A JP63063459A JP6345988A JPH01237734A JP H01237734 A JPH01237734 A JP H01237734A JP 63063459 A JP63063459 A JP 63063459A JP 6345988 A JP6345988 A JP 6345988A JP H01237734 A JPH01237734 A JP H01237734A
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- 238000001514 detection method Methods 0.000 claims abstract description 19
- 230000015654 memory Effects 0.000 claims description 20
- 230000010365 information processing Effects 0.000 claims description 10
- 230000003213 activating effect Effects 0.000 abstract 1
- 230000004913 activation Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
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- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置に係わり、詳細には二重化された
主記憶装置の内容の照合を行うための二重化装置に関す
る。
主記憶装置の内容の照合を行うための二重化装置に関す
る。
主記憶装置を二重化し、中央制御装置がこれら２つの主
記憶装置にデータを書き込み、読み出し時にはこれらの
主記憶装置から読み出された内容を照合するようにした
二重化装置が従来から存在する。このような二重化装置
では、両生記憶装置の内容の不一致を検出する際にこれ
ら主記憶装置に対するアクセスを停止するようになって
いた。
記憶装置にデータを書き込み、読み出し時にはこれらの
主記憶装置から読み出された内容を照合するようにした
二重化装置が従来から存在する。このような二重化装置
では、両生記憶装置の内容の不一致を検出する際にこれ
ら主記憶装置に対するアクセスを停止するようになって
いた。
従って、このような従来の二重化装置ではデータの信頼
性が確保される反面、中央制御装置の待ち時間が長くな
り、情報処理装置の性能低下の要因となっていた。
性が確保される反面、中央制御装置の待ち時間が長くな
り、情報処理装置の性能低下の要因となっていた。
そこで本発明の目的は、情報処理装置の処理能力を低下
させることのない二重化装置を提供することにある。
させることのない二重化装置を提供することにある。
本発明では、主記憶装置と中央制御装置が２系統用意さ
れ、片方の系の中央制御装置が動作するとき両方の系の
主記憶装置にデータの書き込みが行われ、中央制御装置
のデータ読み出し時にはこれらの主記憶装置からデータ
の読み出しを行う二重化された情報処理装置において、 （ｉ）両方の系の主記憶装置にそれぞれ配置されたダイ
ナミックＲＡＭからなるメモリ素子をリフレッシユする
リフレッシュ手段と、（ｌｌ）両方の系の主記憶装置内
でチェック用のアドレスを発生するチェック用アドレス
発生手段と、（ｉｉｉ ＞チェック用アドレス発生手段
によって指定されたアドレスのデータを前記したリフレ
ッシュ手段によるメモリ素子のリフレッシュ時間を利用
して読み出すデータ読出手段と、（ｉｖ）データ読出手
段の読み出したデータおよびそのアドレスを両方の系の
主記憶装置間で送受信するデータ送受信手段と、（■）
受信したアドレスでの他方の系におけるデータおよびそ
のアドレスにおける自分の系で読み出したデータを比較
し不一致検出を行う不一致検出手段とを二重化装置に具
備させる。
れ、片方の系の中央制御装置が動作するとき両方の系の
主記憶装置にデータの書き込みが行われ、中央制御装置
のデータ読み出し時にはこれらの主記憶装置からデータ
の読み出しを行う二重化された情報処理装置において、 （ｉ）両方の系の主記憶装置にそれぞれ配置されたダイ
ナミックＲＡＭからなるメモリ素子をリフレッシユする
リフレッシュ手段と、（ｌｌ）両方の系の主記憶装置内
でチェック用のアドレスを発生するチェック用アドレス
発生手段と、（ｉｉｉ ＞チェック用アドレス発生手段
によって指定されたアドレスのデータを前記したリフレ
ッシュ手段によるメモリ素子のリフレッシュ時間を利用
して読み出すデータ読出手段と、（ｉｖ）データ読出手
段の読み出したデータおよびそのアドレスを両方の系の
主記憶装置間で送受信するデータ送受信手段と、（■）
受信したアドレスでの他方の系におけるデータおよびそ
のアドレスにおける自分の系で読み出したデータを比較
し不一致検出を行う不一致検出手段とを二重化装置に具
備させる。
すなわち、本発明ではリフレッシュタイミングを利用し
て、二重化された主記憶装置の照合タイミングを起動す
ることにした。従って、主記憶装置の空き時間が有効に
活用されることになり、情報処理装置の処理能力を損な
うことなく、二重化された主記憶装置から読み出された
データの内容の照合が可能になる。
て、二重化された主記憶装置の照合タイミングを起動す
ることにした。従って、主記憶装置の空き時間が有効に
活用されることになり、情報処理装置の処理能力を損な
うことなく、二重化された主記憶装置から読み出された
データの内容の照合が可能になる。
以下実施例につき本発明の詳細な説明する。
第１図は本発明の二重化装置を適用した情報処理装置の
概要を表わしたものである。
概要を表わしたものである。
この情報処理装置は、二重化のために２つの中央制御装
置（ＣＰＵ）１０．１１と、同じく２つの主記憶装置（
ＭＭ）２０．２１を備えている。
置（ＣＰＵ）１０．１１と、同じく２つの主記憶装置（
ＭＭ）２０．２１を備えている。
中央制御装置１０と主記憶装置２０からなる一方の系を
便宜的に０系と呼び、中央制御装置１１と主記憶装置２
１からなる他方の系を便宜的に１系と呼ぶことにする。
便宜的に０系と呼び、中央制御装置１１と主記憶装置２
１からなる他方の系を便宜的に１系と呼ぶことにする。
さて、０系の中央制御装置ＩＯと主記憶装置２０の間は
１．アドレス／データバス３０で接続されている。１系
の中央制御装置１１と主記憶装置２１の間は、アドレス
／データバス３１で接続されている。０系の主記１．！
装置２０と１系の主記憶装置２１の間は、データのコピ
ーを行うためにアドレス／データバス３２て接続されて
いる。１系の中央制御装置１１と０系の主記憶装置２０
の間には、２つの主記憶装置２０．２１から読み出され
た内容が不一致の場合にこれを報告するために、不一致
報告信号ライン４０が接続されている。０系の中央制御
装置１０と１系の主記１．α装＠２１の間には、同じく
２つの主記憶装置２０．２１から読み出された内容が不
一致の場合にこれを報告するために、不一致報告信号ラ
イン４１が接続されている。
１．アドレス／データバス３０で接続されている。１系
の中央制御装置１１と主記憶装置２１の間は、アドレス
／データバス３１で接続されている。０系の主記１．！
装置２０と１系の主記憶装置２１の間は、データのコピ
ーを行うためにアドレス／データバス３２て接続されて
いる。１系の中央制御装置１１と０系の主記憶装置２０
の間には、２つの主記憶装置２０．２１から読み出され
た内容が不一致の場合にこれを報告するために、不一致
報告信号ライン４０が接続されている。０系の中央制御
装置１０と１系の主記１．α装＠２１の間には、同じく
２つの主記憶装置２０．２１から読み出された内容が不
一致の場合にこれを報告するために、不一致報告信号ラ
イン４１が接続されている。
第２図は、−例として０系の主記憶装置の内部を具体的
に表わしたものである。
に表わしたものである。
０系の主記憶装置２０は、アドレス／データバス３０を
介して０系の中央制御装置１０（第１図）から送られて
くるメモリアクセス信号を受信するメモリアクセス受信
回路２００を備えている。
介して０系の中央制御装置１０（第１図）から送られて
くるメモリアクセス信号を受信するメモリアクセス受信
回路２００を備えている。
このメモリアクセス受信回路２００から出力されるデー
タはＤＲＡＭ （ダイナミック・ランダム・アクセス・
メモリ）素子（ＭＥＭ）２１０に書き込まれる他、アド
レス／データバス３２にダイレクトに出力され、第１図
に示したように１系の主２１．０装置２１に同一内容の
データが供給されるようになっている。
タはＤＲＡＭ （ダイナミック・ランダム・アクセス・
メモリ）素子（ＭＥＭ）２１０に書き込まれる他、アド
レス／データバス３２にダイレクトに出力され、第１図
に示したように１系の主２１．０装置２１に同一内容の
データが供給されるようになっている。
０系の主記憶装置２０内には、不一致検出用アドレス／
データ出力回路（ＭＡＴＲ）２２０と、不一致検出用ア
ドレス／データ受信および不一致検出回路（ＭＡＴＲ）
２３０も配置されている。
データ出力回路（ＭＡＴＲ）２２０と、不一致検出用ア
ドレス／データ受信および不一致検出回路（ＭＡＴＲ）
２３０も配置されている。
第３図はこのような二重化装置におけるデータのコピー
動作を説明するためのものである。
動作を説明するためのものである。
今、Ｄ系のＣＰＵ １０からアドレス／データバス３０
を介して同じくＯ系の主記憶装置２０に対して書き込み
の指示が行われるものとする。この−１！ｆき込み指示
は、メモリアクセス受信回路２００およびアドレス／デ
ータバス３２を介して１系の主記憶装置２１に伝えられ
る。この結果、両主記イ、α装置２０、シｌでは、それ
ぞれのＤＲΔＭ素子２１０．２１１の同一のアドレスに
同一のデータが書き込まれることになる。
を介して同じくＯ系の主記憶装置２０に対して書き込み
の指示が行われるものとする。この−１！ｆき込み指示
は、メモリアクセス受信回路２００およびアドレス／デ
ータバス３２を介して１系の主記憶装置２１に伝えられ
る。この結果、両主記イ、α装置２０、シｌでは、それ
ぞれのＤＲΔＭ素子２１０．２１１の同一のアドレスに
同一のデータが書き込まれることになる。
第４図は、この二重化装置のりフレンシュタイミングを
説明するためのものである。
説明するためのものである。
両系のＤＲΔＭ素子２１０．２１１は、共に記憶すべき
情報を電荷の形で蓄える素子なので、情報を保持するた
めには一定の周期でリフレッシュしなければならない。
情報を電荷の形で蓄える素子なので、情報を保持するた
めには一定の周期でリフレッシュしなければならない。
リフレッシュが行われている期間では、中央制御装置１
０または１１からのアクセスが停止されることは前記し
た通りである。
０または１１からのアクセスが停止されることは前記し
た通りである。
本実施例の二重化装置では、ＤＲＡＭ素子２１０．２１
１がリフレッシュされる期間に１データを読み出し、こ
れを相手の系に送信する。相手の系でも、リフレッシュ
のための時間と該当するアドレスのデータが読み出され
る時間を一致させておき、読み出したデータと転送され
てきたデータとが一致するかしないかの検出を行う。そ
して不一致の場合にはこれを報告することになる。
１がリフレッシュされる期間に１データを読み出し、こ
れを相手の系に送信する。相手の系でも、リフレッシュ
のための時間と該当するアドレスのデータが読み出され
る時間を一致させておき、読み出したデータと転送され
てきたデータとが一致するかしないかの検出を行う。そ
して不一致の場合にはこれを報告することになる。
以上概要を説明したリフレッシュ時の動作を、第５図と
併せて具体的に説明する。
併せて具体的に説明する。
０系の不一致検出用アドレス／データ出力回路２２０は
リフレッシュタイミングを設定しく第４図；ステップ■
）、不一致検出用アドレス／データ出力回路２２０のカ
ウンタからリフレッシュ時にアドレスＡを発生させて（
ステップ■）、これをその系のＤＲＡＭ素子２１０に供
給する。これにより、ＤＲＡＭ素子２１０から出力デー
タＤの読み出しが行われ（ステップ■）、その内容が不
一致検出用アドレス／データ出力回路２２０を介して１
系の主記憶装置２１に送られる（ステップ■）。
リフレッシュタイミングを設定しく第４図；ステップ■
）、不一致検出用アドレス／データ出力回路２２０のカ
ウンタからリフレッシュ時にアドレスＡを発生させて（
ステップ■）、これをその系のＤＲＡＭ素子２１０に供
給する。これにより、ＤＲＡＭ素子２１０から出力デー
タＤの読み出しが行われ（ステップ■）、その内容が不
一致検出用アドレス／データ出力回路２２０を介して１
系の主記憶装置２１に送られる（ステップ■）。
一方、■系の主記憶装置２１では、０系の主記憶装置２
０と同時にリフレッシュタイミングが設定される（ステ
ップ■・）。そしてリフレッシュ動作の起動により、０
系の主記憶装置２０と同一のアドレスＡが不一致検出用
アドレス／データ受信および不一致検出回路（ＭＡＴＲ
）２３１で発生しくステップ■）、自分の系の”Ｄ Ｒ
Ａ幼素子２１１かろデータＤの読み出しが行われる（ス
テップ■）。この読み出されたデータＤｉよ、不一致検
出用アドレス／データ出力回路２２１を介して不一致検
出用アドレス／データ受信および不一致検出回路２３１
に送られる（ステップ■）。
０と同時にリフレッシュタイミングが設定される（ステ
ップ■・）。そしてリフレッシュ動作の起動により、０
系の主記憶装置２０と同一のアドレスＡが不一致検出用
アドレス／データ受信および不一致検出回路（ＭＡＴＲ
）２３１で発生しくステップ■）、自分の系の”Ｄ Ｒ
Ａ幼素子２１１かろデータＤの読み出しが行われる（ス
テップ■）。この読み出されたデータＤｉよ、不一致検
出用アドレス／データ出力回路２２１を介して不一致検
出用アドレス／データ受信および不一致検出回路２３１
に送られる（ステップ■）。
不一致検出用アドレス／データ受信および不一致検出回
路２３１には、前記したステップ■で説明したＯ系の出
力データＤが転送されるようになっているので、この回
路２３１で両デークＤ。
路２３１には、前記したステップ■で説明したＯ系の出
力データＤが転送されるようになっているので、この回
路２３１で両デークＤ。
Ｄに不一致があるかどうかの検出が行われる（ステップ
■）。この結果としてデータＤ、Ｄの不一致があった場
合、すなわちエラーが存在した場合には（ステップ■；
Ｙ）、０系のＣＰＵ １０に対して不一致報告信号ライ
ン４１を通じて不一致の報告が行われる（ステップ０）
ことになる。
■）。この結果としてデータＤ、Ｄの不一致があった場
合、すなわちエラーが存在した場合には（ステップ■；
Ｙ）、０系のＣＰＵ １０に対して不一致報告信号ライ
ン４１を通じて不一致の報告が行われる（ステップ０）
ことになる。
なお、以上の説明ではリフレッシュ時の同期方式と両系
で同一のデータを読み出す方式について詳細な説明を省
略した。これらは既に存在する技術を用いることで実現
が可能である。例えば両系の不一致検出用アドレス／デ
ータ受信および不一致検出回路２３０．２３１＋、：Ｄ
ＲＡＭ素子２１０．２１１のアドレス幅のカウンタを用
意して、同一のクロック信号を人力すると共に、屍慝渓
められた同一のタイミングで両系のカウンタを同時にり
。
で同一のデータを読み出す方式について詳細な説明を省
略した。これらは既に存在する技術を用いることで実現
が可能である。例えば両系の不一致検出用アドレス／デ
ータ受信および不一致検出回路２３０．２３１＋、：Ｄ
ＲＡＭ素子２１０．２１１のアドレス幅のカウンタを用
意して、同一のクロック信号を人力すると共に、屍慝渓
められた同一のタイミングで両系のカウンタを同時にり
。
セットするようにすればよい。
このように本発明によればリフレッシュタイミングを利
用して、二重化された主記憶装置の照合タイミングを起
動することにし！こので、主記憶装置の空き時間を用い
てデータの不一致を検出することができ、中央制御装置
が余計に待ち時間を必要とすることがない。従って、情
報処理装着の処理能力を損なうことなく二重化された主
記憶装置の内容の照合が可能となる。
用して、二重化された主記憶装置の照合タイミングを起
動することにし！こので、主記憶装置の空き時間を用い
てデータの不一致を検出することができ、中央制御装置
が余計に待ち時間を必要とすることがない。従って、情
報処理装着の処理能力を損なうことなく二重化された主
記憶装置の内容の照合が可能となる。
図面は本発明の一実施例を説明するためのもので、この
うち第１図は情報処理装置の概要を示すブロック図、第
２図は主記憶装置の構成を示すブロック図、第３図は０
系の中央制御装置からデータが両方の系の主記憶装置に
格納される様子を説明するための二重化装置の要部構成
を示すブロック図、第４図はこの二重化装置におけるリ
フレッシニ動作を説明するための流れ図、第５図はりフ
レッシ二時にデータの不一致検出を行う様子を説明する
ための二重化装置の要部構成を示すブロック図である。 １０・・・・・・０系の中央制御装置、１１・・・・・
・１系の中央制御装置、２０・・・・・・０系の主記憶
装置、 ２１・・・・・・１系の主記憶装置、 ３２・・・・・・アドレス／データバス、４０．４１・
・・・・・不一致報告信号ライン、２００・・・・・・
メモリアクセス受信回路、２２０．２２１・・・・・・
不一致検出用アドレス／デーク出力回路、 ２３０．２３１・・・・・・不一致検出用アドレス／デ
ータ受信および不一致検出回路。 出 願 人 日本電気株式会社 代 理 人
うち第１図は情報処理装置の概要を示すブロック図、第
２図は主記憶装置の構成を示すブロック図、第３図は０
系の中央制御装置からデータが両方の系の主記憶装置に
格納される様子を説明するための二重化装置の要部構成
を示すブロック図、第４図はこの二重化装置におけるリ
フレッシニ動作を説明するための流れ図、第５図はりフ
レッシ二時にデータの不一致検出を行う様子を説明する
ための二重化装置の要部構成を示すブロック図である。 １０・・・・・・０系の中央制御装置、１１・・・・・
・１系の中央制御装置、２０・・・・・・０系の主記憶
装置、 ２１・・・・・・１系の主記憶装置、 ３２・・・・・・アドレス／データバス、４０．４１・
・・・・・不一致報告信号ライン、２００・・・・・・
メモリアクセス受信回路、２２０．２２１・・・・・・
不一致検出用アドレス／デーク出力回路、 ２３０．２３１・・・・・・不一致検出用アドレス／デ
ータ受信および不一致検出回路。 出 願 人 日本電気株式会社 代 理 人
Claims (1)
- 【特許請求の範囲】 主記憶装置と中央制御装置が２系統用意され、片方の系
の中央制御装置が動作するとき両方の系の主記憶装置に
データの書き込みが行われ、中央制御装置のデータ読み
出し時にはこれらの主記憶装置からデータの読み出しを
行う二重化された情報処理装置において、 両方の系の主記憶装置にそれぞれ配置されたダイナミッ
クＲＡＭからなるメモリ素子をリフレッシュするリフレ
ッシュ手段と、 両方の系の主記憶装置内でチェック用のアドレスを発生
させるチェック用アドレス発生手段と、チェック用アド
レス発生手段によって発生されたアドレスに対応するデ
ータを前記リフレッシュ手段による前記メモリ素子のリ
フレッシュ時間を利用して読み出すデータ読出手段と、 データ読出手段の読み出したデータおよびそのアドレス
を両方の系の主記憶装置間で送受信するデータ送受信手
段と、 受信したアドレスにおける他方の系のデータおよびその
アドレスにおける自分の系で読み出したデータを比較し
不一致検出を行う不一致検出手段とを具備することを特
徴とする二重化装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63063459A JPH01237734A (ja) | 1988-03-18 | 1988-03-18 | 二重化装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63063459A JPH01237734A (ja) | 1988-03-18 | 1988-03-18 | 二重化装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01237734A true JPH01237734A (ja) | 1989-09-22 |
Family
ID=13229843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63063459A Pending JPH01237734A (ja) | 1988-03-18 | 1988-03-18 | 二重化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01237734A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5870301A (en) * | 1995-03-30 | 1999-02-09 | Fujitsu Limited | System control apparatus including a master control unit and a slave control unit which maintain coherent information |
-
1988
- 1988-03-18 JP JP63063459A patent/JPH01237734A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5870301A (en) * | 1995-03-30 | 1999-02-09 | Fujitsu Limited | System control apparatus including a master control unit and a slave control unit which maintain coherent information |
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