JPH01237746A - データバッファ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、入出力装置とメモリとの間に設けられたデー
タ転送制御装置のデータバッファ制御回路に係り、特に
、フォワード系チャネルコマンドとリードバックワード
系チャネルコマンドの制御の管理方式を共通化するデー
タバッファ制御方式に関する。

〔従来の技術〕

従来の装置は、特開昭５９−７７５３５号公報に記載の
ように、メモリと入出力装置の間に設けられたバッファ
装置において・メモリあるいは・入出力装置のデータの
書込みを行なうためのデータバッファのワードアドレス
を指定するライトアドレスカウンタと、メモリある１１
番よ、入出力装置のデータの読出しを行なうためのデー
タ量（ツファのワードアドレスを指定するリードアドレ
スカウンタさらにリードバックワード時に、バッファの
ワードアドレスを得るためにリードアドレスカウンタの
値に１を加えるか０を加えるかして、リードバックワー
ドコマンド時のり−ドワードアドレスを得る制御回路か
ら成り、フォワード系チャネルコマンド時には、前記ラ
イトアドレスカウンタとリードアドレスカウンタの差の
値によりデータバッファを管理し、リードバックワード
コマンド時には、前記リードアドレスカウンタの値に１
を加えるか０を加えるかして得られたリードワードアド
レスを使用することで、データ出力時に送出すべきデー
タのバイトアライメントを行なう様にしている。

〔発明が解決しようとする課題〕 上記、従来技術では、フォワード系チャネルコマンドの
実行時には、リードアドレスカウンタにより読出しワー
ドアドレスを得、リードバックワード系チャネルコマン
ドの実行時には、データバッファの読出しアドレスを得
るために、リードアドレスカウンタと、加算器とこれ等
を制御する制御部と、リードアドレスを格納するリード
アドレスレジスタを必要とするため、ハードウェアのコ
ストを上昇させ、リード系のアドレスコマンド実行時に
処理時間を増大させる欠点がある。

本発明は、上記従来方式の問題に対して、リード系コマ
ンド実行に対して、データバッファのワードアドレスを
得るために、ハードウェアの増大をまねくことなく、ワ
ードアドレスレジスタの制御も、複雑な制御を必要とし
ないデータバッファ制御方式を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するために１本発明では、メモリ側のデ
ータをデータバッファへ書込み、読出しするためのデー
タバッファのブロックアドレスを指定するメモリブロッ
クレジスタと、メモリ側のデータをデータバッファへ書
込み、読出しするためのブロック内のワードアドレスを
指定する信号線と入出力装置のデータをデータバッファ
へ書込み、読出しするためのブロックアドレスを指定す
る入出力ブロックレジスタと、ブロック内のワードアド
レスとバイトアドレスを指定するバイトレジスタと、前
記メモリブロックレジスタと入出力ブロックレジスタの
比較を行なう比較部とメモリへデータの要求を行なうメ
モリ要求回路を具備し、フォワード系チャネルコマンド
時、データバッファのブロックアドレスを指定するため
、前記メモリブロックレジスタと、入出力ブロックレジ
スタを使用し、メモリのデータをデータバッファへ格納
あるいは読出すためのデータバッファのワードアドレス
を指定するために前記信号線（メモリシーケンスにより
作成する）を使用し、入出力装置のデータをデータバッ
ファへ格納あるいは読出すためのデータバッファのワー
ドアドレスを指定するバイトレジスタの上位ビットを使
用し、入出力装置のデータをデータバッファへ格納ある
いは読出すためのデータバッファのバイトアドレスを指
定するためにバイトレジスタの下位ビットを使用する。

この時、バイトレジスタの更新は、加算器として動作し
、１回のメモリ要求で転送すべきデータ量に達した時キ
ャリーが生じ、入出力ブロックレジスタの加算器の更新
許可償号となり、入出力ブロックレジスタが更新される
。リードバックワードチャネルコマンド時は、前記メモ
リブロックレジスタと入出力ブロックレジスタと、メモ
リ側のデータバッファのワードアドレスを得るための信
号線の制御はフォワード系チャネルコマンドと同様に行
ない、入出力側のデータバッファのワードアドレスとバ
イトアドレスを得るためのバイトレジスタを減算器とし
て動作させるとともにデータバッファへのデータの書込
み順を逆にする機能を持つことで、上記目的を達成する
。

〔作用〕

データバッファ制御装置は、フォワード系チャネルコマ
ンド実行時、入出力装置よりデータが１バイト転送され
て来ると、バイトレジスタにより指定されたデータバッ
ファのワードアドレスとバイトアドレスによりデータを
データバッファへ書込み、バイトレジスタを＋１する。

この時、バイトレジスタの加算器からキャリーが生じた
場合には、１ブロツクのデータ転送を行なったことを示
すもので、このキャリー信号により入出力ブロックレジ
スタが更新され、次のブロックアドレスを指定する。こ
の動作を、データ量に達するまで繰り返す、リードバッ
クワード実行時には、入出力装置よりデータが１バイト
転送されて来ると、前記バイトレジスタにより指定され
たデータバッファのワードアドレスとバイトアドレスに
よりデータをデータバッファへ書込みバイトレジスタを
−１する。この時、バイトレジスタの減算器からボロー
が生じた場合には、１ブロツクのデータ転送を行なった
ことを示すもので、このボロー信号により、入出力ブロ
ックレジスタが更新され、次のブロックアドレスを指定
する。この時、データバッファへのデータの書込み順は
フォワード系チャネルコマンドと逆に書込まれる。即ち
、リードバックワードチャネルコマンド実行時、バイト
レジスタの更新を減算器で行ない、ボローが生じた場合
のボロー信号を、入出力ブロックレジスタの更新許可信
号として使用することでフォワード系チャネルコマンド
とリードバックワードチャネルコマンドのデータバッフ
ァの制御方式を共通化できる。

〔実施例〕

以下、本発明の一実施例について図面を用いて。

詳細に説明する。

第１図は、本発明の一実施例であるデータバッファ制御
回路のブロック図である。

本実施例のバッファ制御回路のバッファ２４は。

例えば６４ワード×４バイトの容量であるとする。

メモリブロックレジスタ（ＭＢＲ）１１は、メモリのデ
ータを次に書込み、読出しすべきデータバッファ２４の
ブロックアドレスを示し、入出力ブロックレジスタ（Ｉ
ＢＲ）１２は、入出力装置のデータを次に書込み、読出
しすべきデータバッファ２４のブロックアドレスを示し
、バイトレジスタ（ＢＹＲ）１３は、入出力装置のデー
タを次に書込み、読出しすべきデータバッファ２４のワ
ードアドレスとバイトアドレスを示し、加算器１４゜１
５は、メモリブロックレジスタ１１と、入出力ブロック
レジスタ１２の出力を＋１する。加減算器１６は、バイ
トレジスタ１３の出力を＋１する。

比較部１８は、メモリブロックレジスタ１１の出力と、
入出力ブロックレジスタ１２の出力を比較し、データバ
ッファ２４の状態、満杯（ＦＵＬＬ）か、空（ＥＭＤ）
かを示し、メモリ要求回路１９の入力信号となる。信号
線８は、メモリへのメモリ要求信号線である。アドレス
切替部１７は、メモリ側のアドレスと入出力側のアドレ
スを切替えるための切替信号を発生する。

セレクタ２０は、アドレス切替部１７の切替信号により
、メモリブロックレジスタ１１とワードアドレスを指定
する信号線５の出力をデータバッファ２４へ送るか、入
出力ブロックレジスタ１２とバイトレジスタ１３の上位
２ビツトの出方をデータバッファ２４へ送るかの切替を
行なう、セレクタ２１は、入出力装置へ送るべきデータ
のバイト位置を指定するために切替を行なう。セレクタ
２２は、データ転送開始時に、入出力装置のデータをデ
ータバッファ２４へ書込み、読出しするワードアドレス
とバイトアドレス６を送るか、バイトレジスタ１３の出
力を加減算器１６により＋１あるいは−１された出力を
送るか切替を行なう。

セレクタ２３は、リード系コマンド時のデータバッファ
２４への書込みバイト位置の切替を行なう。

次に１本発明の実施例の動作について第１図を使用して
、詳細に説明する。

本実施例は、メモリのデータ転送において、１回のメモ
リ要求で転送可能なバイト数は１６バイトである。又入
出力装置との転送単位は、１バイトである。データ転送
開始に当り、メモリブロックレジスタ１１及び、入出力
ブロックレジスタ１２は、共にＯに設定される。そして
、両レジスタの上位４ビツトが、データバッファの書込
み、読出しブロックアドレスとなる・コマンド起動時に
先たちセレクタ２２は、データ転送開始指示線７により
信号線６側に切替え、信号線６によりデータアドレスが
得られる。

第２図、第３図は、データバッファ２４の状態遷移図で
ある。ライト系コマンド、リード系コマンドで、メモリ
又は入出力装置から送られて来たデータを第２図（Ａ）
に示す如く、データバッファ２４のワードアドレス０．
１，２．３の順に書込む。この時、メモリ側のワードア
ドレスは、メモリシーケンスにより作成されたアドレス
として信号線５により得られ、入出力側のワードアドレ
スは、バイトレジスタ１３の上位２ビツトにより得られ
、バイトアドレスは、バイトレジスタ１３の下位２ビツ
トにより得られる。

この時、データバッファ２４のブロック内のワードアド
レスにデータが書込まれると、ライトコマンド時、メモ
リブロックレジスタ１１が＋１され、信号線１によりメ
モリから送られてきたデータが書込まれる。すると入出
力装置へデータを送出するために、入出力ブロックレジ
スタ１２の指定したブロックアドレスと、バイトレジス
タ１３の上位２ビツトで指定したワードアドレスのデー
タがデータバッファよりセレクタ２１に出力され、この
出力されたデータを、バイトレジスタ１３の下位２ビツ
トで指定したバイトアドレスによりセレクタ２１を切替
え１バイト単位で出力データ信号線１０により入出力装
置へデータを送出する。

リードコマンド時は、入出力ブロックレジスタ１２とバ
イトレジスタ１３により、１バイト単位でデータバッフ
ァ２４に第２図（Ａ）に示すごとく、夫々ｎ、ｎ＋１の
データが書込まれていると。

メモリブロックレジスタ１１の指定する０番地のブロッ
クアドレスのデータ（４ワードのデータ）ｎを前記信号
線５により得られるワードアドレスにより、第２図（Ａ
）に示す如く読出し、１回のメモリ要求でデータ４ワー
ドが信号線２よりメモリへ送出される。

次に、メモリブロックレジスタ１１は＋１されて、１番
地のブロックアドレスを指定する。そして、２回目のメ
モリ要求を行ない第２図（Ｂ）で示す如くｎ＋１のデー
タが読出され、信号線２よリメモリへ送出する。この２
ブロツク目のデータ送出で、メモリブロックレジスタ１
１は＋１され、第２図（Ｃ）で示す如くメモリブロック
レジスタ１１と入出力ブロックレジスタ１２は同一の値
となりバッファ２４内にデータが無くなった事を示す。

リードバックワードチャネルコマンドでは、データアド
レスが減少する方向に更新されデータバッファ２４より
読出されたデータはメモリへ転送されるため、データバ
ッファ２４ヘデータを書込むべきワードアドレスの順序
と、データバッファ２４からデータを読出すべきワード
アドレスの順序が逆である必要がある。このため、バイ
トアドレスレジスタ１３を減算器として使用し、入出力
装置より、１バイト単位で入力データ信号線９より入る
データは、バイトアドレスレジスタ１３の下位２ビツト
により指定するバイトアドレスによりセレクタ２３を切
替え、データバッファの右から左へ順次書込まれるとと
もに、ワードアドレスは、バイトレジスタ１３の上位２
ビツトにより指定するワードアドレスにより、第３図（
Ｄ）に示す如＜０．３，２．．１の順に書込まれる。

次に、データを読出す時は、前記した、リード系コマン
ド時と同様に、メモリブロックレジスタ１１と信号線５
により、第３図（Ｄ）で示す如く、０番地のブロックア
ドレスのデータｎを読出し、メモリブロックレジスタ１
１は＋１されて、１番地のブロックアドレスを指示する
。そして、２回目のメモリ要求を行ない、第３図（Ｅ）
で示す如くｎ＋１のデータを読出し、信号線２より送出
し、メモリブロックレジスタ１１が＋１されて、第３図
（Ｆ）で示す如くメモリブロックレジスタ１１と入出力
ブロックレジスタ１２は同一の値となりバッファ内のデ
ータが無くなったことを示すデータバッファＥ、Ｍ、Ｐ
指示線４によりメモリ要求回路１９は、メモリ要求信号
線８によりメモリへメモリ要求を行なう。データバッフ
ァ２４が満杯の場合には、比較部１８からのデータバッ
ファＦＵＬＬ指示［３の指示により、メモリ要求回路１
９へ、メモリ要求の抑止を行なう・ 以上の動作により、フォワード系チャネルコマンドとリ
ードバックワード系チャネルコマンドとのデータバッフ
ァの制御を共通化することができる。

〔発明の効果〕

本発明のデータバッファ制御方式によれば、バイトレジ
スタの更新を加減算器で行なう、そして前記バイトレジ
スタの上位２ビツトをデータのワードアドレス、下位２
ビツトをバイトアドレスとして使用することにより、メ
モリブロックレジスタと入出力ブロックレジスタの制御
をフォワード系チャネルコマンドとリードバックワード
チャネルコマンドにおいて共通化できるので、リードバ
ックワードチャネルコマンド時の特別なハードウェアを
必要とせず、かつ、複雑な制御を必要としないため、そ
の効果は大なるものがある。

【図面の簡単な説明】

第１図は１本発明の一実施例のデータバッファ制御回路
のブロック図、第２図、第３図は、データバッファの状
態遷移を示した説明図である。 １．２・・・メモリのデータバス、３・・・データバッ
ファＦＵＬＬ指示線、４・・・データバッファＥＭＰ指
示線、５・・・メモリワードアドレス信号線、６・・・
データアドレス信号線、７・・・データ転送開始指示線
、８・・・メモリ要求信号線、９・・・入力データ信号
線、１０・・・出力データ信号線、１１・・・メモリワ
ードレジスタ、１２・・・入出力ワードレジスタ、１３
・・・バイトアドレスレジスタ、１４．１５・・・加算
器、１６・・・加減算器、１７・・・クロック制御部。 １８・・・比較部、１９・・・メモリ要求回路、２０．
２１，２２．２３・・・セレクタ、２４・・・データバ
ッファ。 ｚＦ−ｌｔ’ｌ雰＄−口１５　　　２ρ−−一江し７７
　　　　　　　　　２＃−’う゛°−力＼０．ファ拓２
呂 （Ａ）　　　　　　　　　　　　　　　　　　　（εン
　　　　　　　　　　　　　　　　　　　（ｏｌあ５ｒ
Ａ （Ｄ）　　　　　　　　　　（、Ｅｌ　　　　　　　　
　　（／”）／ｒＬｎ十Ｉ

Claims (1)

【特許請求の範囲】
1. １、入出力装置とメモリ間に設けられたデータ転送制御
   装置に於けるデータバッファ制御方式に於いて、メモリ
   とデータバッファ間のデータ転送を行なう時データバッ
   ファのブロックアドレスを指定するメモリブロックレジ
   スタと、ブロック内のワードアドレスを指定する信号線
   、入出力装置とデータバッファ間のデータ転送を行なう
   時データバッファのブロックアドレスを指定する入出力
   ブロックレジスタと、ブロック内のワードアドレスとバ
   イトアドレスを指定するバイトレジスタ、および前記メ
   モリブロックレジスタと入出力ブロックレジスタの比較
   を行なう比較回路を具備し、前記バイトレジスタの上位
   ビットをデータバッファのワードアドレスとし、下位ビ
   ットをバイトアドレスとして使用し、フォワード系チャ
   ネルコマンド実行時は、前記バイトレジスタの更新を加
   減算器で＋１し、リードバックワード系チャネルコマン
   ド実行時は、前記バイトレジスタの更新を加減算器で−
   １することで、バイトアライメントを行ない、前記メモ
   リブロックレジスタと入出力ブロックレジスタの差の値
   によりデータバッファを管理している、この方式により
   、フォワード系チャネルコマンドとリードバックワード
   系チャネルコマンドとのデータバッファの管理を共通化
   したことを特徴とするデータバッファ制御方式。