JPH0123801B2 - - Google Patents
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- JPH0123801B2 JPH0123801B2 JP54149783A JP14978379A JPH0123801B2 JP H0123801 B2 JPH0123801 B2 JP H0123801B2 JP 54149783 A JP54149783 A JP 54149783A JP 14978379 A JP14978379 A JP 14978379A JP H0123801 B2 JPH0123801 B2 JP H0123801B2
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- JP
- Japan
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- storage device
- logic
- contact logic
- contact
- logical
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Description
【発明の詳細な説明】
本発明は、番地を移動させながら追跡するよう
にした接点論理回路読取装置と、それを備えたプ
ログラマブル・ロジツク・コントローラに関す
る。
にした接点論理回路読取装置と、それを備えたプ
ログラマブル・ロジツク・コントローラに関す
る。
総ての製品について云えることであるが、従来
の廉価のプログラマブル・ロジツク・コントロー
ラのプロセツサに関する欠点としては、安価にす
ることとプログラムあるいはメンテナンスのし易
さが両立しないことが挙げられる。
の廉価のプログラマブル・ロジツク・コントロー
ラのプロセツサに関する欠点としては、安価にす
ることとプログラムあるいはメンテナンスのし易
さが両立しないことが挙げられる。
廉価にすることを考えると、１接点単位のプロ
グラムあるいは状態表示となり使い難いものとな
り、逆にCRT（陰極線管）画面上に多接点の接点
論理図を表示させプログラムし易さを意図すれ
ば、これを解読するためのプロセツサに工夫を凝
らさねばならなかつた。
グラムあるいは状態表示となり使い難いものとな
り、逆にCRT（陰極線管）画面上に多接点の接点
論理図を表示させプログラムし易さを意図すれ
ば、これを解読するためのプロセツサに工夫を凝
らさねばならなかつた。
ここにおいて、本発明は、この両者のギヤツプ
を少なからず埋めるための手段を提供することを
目的とする。
を少なからず埋めるための手段を提供することを
目的とする。
第１図は、本発明の一実施例のブロツク図であ
る。
る。
CRTは接点論理記憶装置Ｍ１に記憶されてい
る接点論理図を表示するためのCRT表示装置、
KBは接点論理図の各構成要素に関する情報を接
点論理記憶装置Ｍ１に入力するためのキーボー
ド、Ｍ２はCPU（中央演算処理装置）が接点論理
記憶装置Ｍ１の内容を解読するためのプログラム
が記憶されている接点論理解読プログラム記憶装
置、Ｓ５は接点論理回路を論理式に変換した結果
を記憶するための記憶装置〔後入れ先出しLast
−In−First−Out（以下LIFOという）レジスタ…
記憶された結果は（ｉ，ｊ）マトリツクス状に記
憶するよりも所要メモリが少なくなる…〕、Ｓ３
は接点論理を解読する過程で論理積の一時記憶に
使用されるLIFOレジスタ（論理積結果記憶用後
入れ先出し記憶装置）、Ｓ２は接点論理を解読す
る過程で論理和の一時記憶に使用されるLIFOレ
ジスタ（論理和結果記憶用後入れ先出し記憶装
置）Ｓ１は接点論理を解読する過程で中断された
接点論理記憶装置Ｍ１の番地が一時記憶される
LIFOレジスタ（順序記憶用後入れ先出し記憶装
置）、FLGは論理和演算が終りであることを示す
論理和終了記憶装置、MCは接点論理メモリＭ１
内の実行番地を指定するマトリツクスアドレスカ
ウント記憶装置、MC′はマトリツクスアドレスカ
ウンタの補助として使用される一時記憶用レジス
タ（…これは必ずしもなくても良い、マトリツク
スアドレスカウンタ記憶装置MCから演算で求め
ることができるからである。…）、CTは論理演算
途中結果が記憶される論理結果記憶装置、CT′は
論理結果記憶装置CTの補助として使用される論
理結果補助記憶装置、INPUTは外部より接点情
報を得るためのインタフエース、OUTPUTは外
部へコイル情報を与えるためのインタフエース、
BS１は実行開始のタイミングを与えるスタート
ボタンスイツチ、BS２は実行停止のタイミング
を与える停止ボタンスイツチである。
る接点論理図を表示するためのCRT表示装置、
KBは接点論理図の各構成要素に関する情報を接
点論理記憶装置Ｍ１に入力するためのキーボー
ド、Ｍ２はCPU（中央演算処理装置）が接点論理
記憶装置Ｍ１の内容を解読するためのプログラム
が記憶されている接点論理解読プログラム記憶装
置、Ｓ５は接点論理回路を論理式に変換した結果
を記憶するための記憶装置〔後入れ先出しLast
−In−First−Out（以下LIFOという）レジスタ…
記憶された結果は（ｉ，ｊ）マトリツクス状に記
憶するよりも所要メモリが少なくなる…〕、Ｓ３
は接点論理を解読する過程で論理積の一時記憶に
使用されるLIFOレジスタ（論理積結果記憶用後
入れ先出し記憶装置）、Ｓ２は接点論理を解読す
る過程で論理和の一時記憶に使用されるLIFOレ
ジスタ（論理和結果記憶用後入れ先出し記憶装
置）Ｓ１は接点論理を解読する過程で中断された
接点論理記憶装置Ｍ１の番地が一時記憶される
LIFOレジスタ（順序記憶用後入れ先出し記憶装
置）、FLGは論理和演算が終りであることを示す
論理和終了記憶装置、MCは接点論理メモリＭ１
内の実行番地を指定するマトリツクスアドレスカ
ウント記憶装置、MC′はマトリツクスアドレスカ
ウンタの補助として使用される一時記憶用レジス
タ（…これは必ずしもなくても良い、マトリツク
スアドレスカウンタ記憶装置MCから演算で求め
ることができるからである。…）、CTは論理演算
途中結果が記憶される論理結果記憶装置、CT′は
論理結果記憶装置CTの補助として使用される論
理結果補助記憶装置、INPUTは外部より接点情
報を得るためのインタフエース、OUTPUTは外
部へコイル情報を与えるためのインタフエース、
BS１は実行開始のタイミングを与えるスタート
ボタンスイツチ、BS２は実行停止のタイミング
を与える停止ボタンスイツチである。
論理結果記憶装置CTは前回の論理演算の結果
を記憶し、今回の論理演算に使用するために必要
であり、論理結果補助記憶装置CT′は論理積結果
記憶用後入れ先出し記憶装置Ｓ３から情報を抜き
出したときこれを記憶し、論理結果記憶装置CT
との情報との論理をとるため必要であり、一時記
憶用レジスタMC′はマトリツクスアドレスカウン
ト記憶装置MCの内容を変更せずに、順序記憶用
後入れ先出し記憶装置Ｓ１に記憶される次の実行
座標を演算するためのもので、必ずしも必要では
なく、実行状態をわかりやすくするためのもので
ある。
を記憶し、今回の論理演算に使用するために必要
であり、論理結果補助記憶装置CT′は論理積結果
記憶用後入れ先出し記憶装置Ｓ３から情報を抜き
出したときこれを記憶し、論理結果記憶装置CT
との情報との論理をとるため必要であり、一時記
憶用レジスタMC′はマトリツクスアドレスカウン
ト記憶装置MCの内容を変更せずに、順序記憶用
後入れ先出し記憶装置Ｓ１に記憶される次の実行
座標を演算するためのもので、必ずしも必要では
なく、実行状態をわかりやすくするためのもので
ある。
しかして、一時記憶用レジスタMC′がないとき
は、マトリツクスアドレスカウント記憶装置MC
から順序記憶用後入れ先出し記憶装置Ｓ１への信
号の流れ（点線で示してある）がある。
は、マトリツクスアドレスカウント記憶装置MC
から順序記憶用後入れ先出し記憶装置Ｓ１への信
号の流れ（点線で示してある）がある。
第２図は、この実施例の接点論理図である。
CRT表示装置上に表示された接点論理図の一
つの例題をあらわしている。
つの例題をあらわしている。
画面は（ｉ，ｊ）＝（３，８）の２次元マトリツ
クスに分割され、マトリツクスの各要素は接点論
理図の構成要素を最大１個表示することができ
る。
クスに分割され、マトリツクスの各要素は接点論
理図の構成要素を最大１個表示することができ
る。
接点論理図の構成要素は次の12種類より成る。
接点は、…… ―‖―（ノーマリオフ論理要素）、
―‖／―（ノーマリオン論理要素）、
出力コイルは、… ―○（コイル論理要素）
接続は、…… −（水平延長論理要素）、
｜（垂直延長論理要素）、
〓（下方分岐論理要素）、
〓（上方分岐論理要素）、
〓（右方分岐論理要素）、
〓（左方分岐論理要素）、
〓（交叉論理要素）、
〓（右方曲折論理要素）、
〓（左方曲折論理要素）
をもつてそれぞれ示すようにしてある。
第３図は、この実施例の接点論理記憶装置Ｍ１
の記憶状態図である。
の記憶状態図である。
各番地には、接点論理図の構成要素に対応する
命令コードおよびオペランド（接点の入力No.、出
力コイルの出力No.のみ）が、記憶されている。
命令コードおよびオペランド（接点の入力No.、出
力コイルの出力No.のみ）が、記憶されている。
ただし、（ｉ，ｊ）＝（１，１）には水平延長論理
要素あるいは下方分岐論理要素のみが許される。
要素あるいは下方分岐論理要素のみが許される。
第４図は、論理解読プログラム記憶装置Ｍ２に
記憶されている論理解読用プログラムのフローチ
ヤートである。
記憶されている論理解読用プログラムのフローチ
ヤートである。
この流れ図において、記号（ ）は（ ）中に
記載された装置に記憶されているデータを意味
し、記号→はデータを格納する意味であり、 記号 ――――→ POPはLIFOレジスタに記憶されている データのうち一番新しいデータを取り出して格納 することを意味し、記号 ――――――→ PUSHはデータを LIFOレジスタの一番新しいデータとして格納す
る意味であり、記号∩は論理積（アンド）を意味
し、記号∪は論理和（オア）の意味である。
記載された装置に記憶されているデータを意味
し、記号→はデータを格納する意味であり、 記号 ――――→ POPはLIFOレジスタに記憶されている データのうち一番新しいデータを取り出して格納 することを意味し、記号 ――――――→ PUSHはデータを LIFOレジスタの一番新しいデータとして格納す
る意味であり、記号∩は論理積（アンド）を意味
し、記号∪は論理和（オア）の意味である。
ところで、この流れ図は一時記憶用レジスタ
MC′がある場合であるが、この一時記憶用レジス
タMC′がない場合は次のように各ステツプにおけ
る演算を読み替える。
MC′がある場合であるが、この一時記憶用レジス
タMC′がない場合は次のように各ステツプにおけ
る演算を読み替える。
（MC）＋１→MC′は（MC）＋１→MCと、
MC′
―――――→
PUSH S1はMC
―――――→
PUSH S1
と、 （MC）＋ｊ→MCは（MC）−１＋ｊ→MCと、 する。
と、 （MC）＋ｊ→MCは（MC）−１＋ｊ→MCと、 する。
第５図は、第２図に記載された例題を実行した
場合の各機器に保持されるデータの変遷を示す。
場合の各機器に保持されるデータの変遷を示す。
すなわち、MC，MC′，CT，CT′の各欄におい
て、左上欄は実行前の状態、右下欄は実行後の状
態をおのおの表わしている。
て、左上欄は実行前の状態、右下欄は実行後の状
態をおのおの表わしている。
ここで、本発明の動作について説明する。
実行すべき接点論理はキーボードKBより入力
され、接点論理メモリＭ１内に記憶される。
され、接点論理メモリＭ１内に記憶される。
接点メモリＭ１の内容は２次元マトリツクスに
変換されて、CRT表示装置に表示される。
変換されて、CRT表示装置に表示される。
接点論理に間違いがないことが確認された後、
スタートボタンBS１が押されると、中央処理装
置CPUは第４図のフロー（flow）に従つて、接
点論理解読プログラム記憶装置Ｍ２に記憶されて
いる論理解読プログラムを実行する。
スタートボタンBS１が押されると、中央処理装
置CPUは第４図のフロー（flow）に従つて、接
点論理解読プログラム記憶装置Ｍ２に記憶されて
いる論理解読プログラムを実行する。
論理解読プログラム実行中、中央処理装置
CPUは接点論理メモリＭ１より命令コードおよ
びオペランド（operand）を読み出し、逐次、論
理結果記憶装置CTの内容を更新して行く。
CPUは接点論理メモリＭ１より命令コードおよ
びオペランド（operand）を読み出し、逐次、論
理結果記憶装置CTの内容を更新して行く。
最後のOUTPUT命令（―○のこと）が実行さ
れた後、中央処理装置CPUはストツプボタンBS
２が押されていない場合には、再び接点論理メモ
リＭ１の命令を解読し、実行する。
れた後、中央処理装置CPUはストツプボタンBS
２が押されていない場合には、再び接点論理メモ
リＭ１の命令を解読し、実行する。
ストツプボタンBS２が押されている場合には
中央処理装置CPUは解読を停止する。
中央処理装置CPUは解読を停止する。
マトリツクス状に配列された第２図の接点論理
図の構成要素の実行順序は、左上〔マトリツクス
で言えば（１，１）〕より出発し、接続要素の種
類に応じて下方に移動し、下限行き止りで右行
し、右行行き止りで上方に移動（左行を伴なう場
合もある）しながら行なう。
図の構成要素の実行順序は、左上〔マトリツクス
で言えば（１，１）〕より出発し、接続要素の種
類に応じて下方に移動し、下限行き止りで右行
し、右行行き止りで上方に移動（左行を伴なう場
合もある）しながら行なう。
実行の終了は最後のOUTPUT命令を実行する
ことにより行なわれる。
ことにより行なわれる。
以上の実施例では、接点論理図（第２図）が一
画面分についてのみ説明したが、接点論理メモリ
に複数画面分の接点論理図を記憶することによ
り、連続的に解読実行させることも可能である。
画面分についてのみ説明したが、接点論理メモリ
に複数画面分の接点論理図を記憶することによ
り、連続的に解読実行させることも可能である。
この実施例では、マトリツクス状に配列記憶さ
れた接点論理をそのまゝ使用して解読実行を行な
つているが、マトリツクス状のメモリ配列はメモ
リの利用率が悪い。
れた接点論理をそのまゝ使用して解読実行を行な
つているが、マトリツクス状のメモリ配列はメモ
リの利用率が悪い。
多数の画面を記憶する場合、一旦メモリ効率の
良い命令に変換（コンパイルcompile）して、変
換されたプログラムを多数画面分、他のメモリに
記憶して居てこれを実行させることが得策である
こともある。
良い命令に変換（コンパイルcompile）して、変
換されたプログラムを多数画面分、他のメモリに
記憶して居てこれを実行させることが得策である
こともある。
この場合、第２図のフローの中で実行に関連し
ている部分のみをコンパイル用ルーチンに変換す
ることにより、これを実現することができる。
ている部分のみをコンパイル用ルーチンに変換す
ることにより、これを実現することができる。
その実施例が第６図、第７図に示してある。
第４図と第６図を比べると追跡のための論理が
同じであり、論理を解くか、あるいは論理をなら
べるかだけの違いであることが分る。
同じであり、論理を解くか、あるいは論理をなら
べるかだけの違いであることが分る。
第５図の命令コードMC，MC′，Ｓ１と第７図
を組み合わせれば、第６図の処理結果の推移をあ
らわすことになる。
を組み合わせれば、第６図の処理結果の推移をあ
らわすことになる。
結果はLIFOレジスタであるＳ５に記憶されて
いるが、必ずしもLIFOレジスタである必要はな
く、順番に並べる機能をもつ記憶装置であれば良
い。
いるが、必ずしもLIFOレジスタである必要はな
く、順番に並べる機能をもつ記憶装置であれば良
い。
LIFOレジスタＳ５の内容を横書きにしてみる
と、接点論理回路図を論理式であらわした形にな
つていることが分る。
と、接点論理回路図を論理式であらわした形にな
つていることが分る。
（IN2＋IN1）（IN4＋IN3・IN5）（＝OUT1）
つまり、IN2とIN1との論理和 …(イ)
IN4とIN3・IN5の論理積との論理和 …(ロ)
(イ)と(ロ)の論理積がOUT1となる、ことをあらわ
している。
している。
しかして、第６図の列方向移動時ルーチンにあ
るステツプで、 ENDマーク ―――――→ PUSH S1 とあるのについて付言をしておく。
るステツプで、 ENDマーク ―――――→ PUSH S1 とあるのについて付言をしておく。
すなわち、LIFOレジスタＳ１には通常順序を
記憶するための数値が記憶されているが、追跡時
命令コード下方分岐論理要素が現われたときの
み、この事実を記憶する必要がある。下方分岐論
理要素が現われたときのみ、数値以外で中央演算
処理装置CPUが識別可能なコード、たとえばア
ルフアベツト（alpabet）のＥに相当するコード
をENDマークとしてLIFOレジスタＳ１にプツシ
ユ（PUSH）する。
記憶するための数値が記憶されているが、追跡時
命令コード下方分岐論理要素が現われたときの
み、この事実を記憶する必要がある。下方分岐論
理要素が現われたときのみ、数値以外で中央演算
処理装置CPUが識別可能なコード、たとえばア
ルフアベツト（alpabet）のＥに相当するコード
をENDマークとしてLIFOレジスタＳ１にプツシ
ユ（PUSH）する。
あるいは接点論理記憶装置Ｍ１のマトリツクス
に決して現われない数値、たとえば99をENDマ
ークとしてLIFOレジスタＳ１にプツシユ
（PUSH）してもよい。
に決して現われない数値、たとえば99をENDマ
ークとしてLIFOレジスタＳ１にプツシユ
（PUSH）してもよい。
本発明を要約すれば、つぎのようになる。
記憶装置内に次元（Imax，Jmax）のマトリツ
クス状に配置された接点論理要素、つまりノーマ
リオフ論理要素、ノーマリオン論理要素、コイル
論理要素、水平延長論理要素、垂直延長論理要
素、下方分岐論理要素、上方分岐論理要素、右方
分岐論理要素、左方分岐論理要素、交叉論理要
素、右方曲折論理要素、左方曲折論理要素の総て
あるいは一部から成る接点論理回路の出発点より
出発して番地を移動させる場合、行方向に移動中
のときに、現在番地（ｉ，ｊ）の接点論理要素が
垂直延長論理要素、左方分岐論理要素であれば
（ｉ＋１，ｊ）に、交叉論理要素、右方曲折論理
要素であれば（ｉ，ｊ＋１）番地をLIFOレジス
タに格納した後（ｉ＋１，ｊ）に上方分岐論理要
素、右方曲折論理要素であれば（ｉ，ｊ＋１）
に、左方曲折論理要素であればLIFOレジスタよ
り読み出した番地に移動し、列方向に移動中のと
き、現在番地（ｉ，ｊ）の接点論理要素がノーマ
リオン論理要素、水平延長論理要素であれば
（ｉ，ｊ＋１）に、交叉論理要素、左方分岐論理
要素、上方分岐論理要素、左方曲折論理要素であ
ればLIFOレジスタより読み出した番地に、下方
分岐論理要素であれば（ｉ，ｊ＋１）番地を
LIFOレジスタに格納した後（ｉ＋１，ｊ）に、
コイル論理要素であり論理回路が終りでなければ
LIFOレジスタより読み出した番地に番地を移動
させることにより、接点論理回路を追跡する接点
論理回路読取装置である。つまり、この本発明の
特定発明となるものは、第１図一点鎖線で囲んだ
ブロツクである。
クス状に配置された接点論理要素、つまりノーマ
リオフ論理要素、ノーマリオン論理要素、コイル
論理要素、水平延長論理要素、垂直延長論理要
素、下方分岐論理要素、上方分岐論理要素、右方
分岐論理要素、左方分岐論理要素、交叉論理要
素、右方曲折論理要素、左方曲折論理要素の総て
あるいは一部から成る接点論理回路の出発点より
出発して番地を移動させる場合、行方向に移動中
のときに、現在番地（ｉ，ｊ）の接点論理要素が
垂直延長論理要素、左方分岐論理要素であれば
（ｉ＋１，ｊ）に、交叉論理要素、右方曲折論理
要素であれば（ｉ，ｊ＋１）番地をLIFOレジス
タに格納した後（ｉ＋１，ｊ）に上方分岐論理要
素、右方曲折論理要素であれば（ｉ，ｊ＋１）
に、左方曲折論理要素であればLIFOレジスタよ
り読み出した番地に移動し、列方向に移動中のと
き、現在番地（ｉ，ｊ）の接点論理要素がノーマ
リオン論理要素、水平延長論理要素であれば
（ｉ，ｊ＋１）に、交叉論理要素、左方分岐論理
要素、上方分岐論理要素、左方曲折論理要素であ
ればLIFOレジスタより読み出した番地に、下方
分岐論理要素であれば（ｉ，ｊ＋１）番地を
LIFOレジスタに格納した後（ｉ＋１，ｊ）に、
コイル論理要素であり論理回路が終りでなければ
LIFOレジスタより読み出した番地に番地を移動
させることにより、接点論理回路を追跡する接点
論理回路読取装置である。つまり、この本発明の
特定発明となるものは、第１図一点鎖線で囲んだ
ブロツクである。
さらに、この接点論理読取装置を用い、行方向
移動時現在番地（ｉ，ｊ）の接点論理要素が交叉
論理要素、左方分岐論理要素であればアンド結果
記憶用LIFOレジスタＳ３より読み出したコイル
情報と現在のコイル情報との論理和を新たな現在
のコイル情報とし、上方分岐論理要素、左方曲折
論理要素であれば上記同様にして新たな現在のコ
イル情報を求め、更に上方分岐論理要素の場合は
これをオア結果記憶用LIFOレジスタＳ２に格納
し、列方向移動時にはノーマリオフ論理要素、ノ
ーマリオン論理要素であれば指定された信号その
まゝあるいは反転して現在のコイル情報との論理
積を求め、これを新たな現在のコイル情報とし、
交叉論理要素、左方分岐論理要素、上方分岐論理
要素、左方曲折論理要素であれば現在のコイル情
報をオア結果記憶用LIFOレジスタＳ２に格納し、
オア結果記憶用LIFOレジスタＳ２より読み出し
たコイル情報を新たな現在のコイル情報として、
更にENDマークがなければコイル情報を再度オ
ア結果記憶用LIFOレジスタＳ２に格納し、コイ
ル論理要素であれば現在のコイル情報を指定され
た信号に出力し、接点論理回路が終りでなけれ
ば、オア結果記憶用LIFOレジスタＳ２より読み
出したコイル情報を新たなコイル情報とするよう
にしたプログラマブルコントローラである。
移動時現在番地（ｉ，ｊ）の接点論理要素が交叉
論理要素、左方分岐論理要素であればアンド結果
記憶用LIFOレジスタＳ３より読み出したコイル
情報と現在のコイル情報との論理和を新たな現在
のコイル情報とし、上方分岐論理要素、左方曲折
論理要素であれば上記同様にして新たな現在のコ
イル情報を求め、更に上方分岐論理要素の場合は
これをオア結果記憶用LIFOレジスタＳ２に格納
し、列方向移動時にはノーマリオフ論理要素、ノ
ーマリオン論理要素であれば指定された信号その
まゝあるいは反転して現在のコイル情報との論理
積を求め、これを新たな現在のコイル情報とし、
交叉論理要素、左方分岐論理要素、上方分岐論理
要素、左方曲折論理要素であれば現在のコイル情
報をオア結果記憶用LIFOレジスタＳ２に格納し、
オア結果記憶用LIFOレジスタＳ２より読み出し
たコイル情報を新たな現在のコイル情報として、
更にENDマークがなければコイル情報を再度オ
ア結果記憶用LIFOレジスタＳ２に格納し、コイ
ル論理要素であれば現在のコイル情報を指定され
た信号に出力し、接点論理回路が終りでなけれ
ば、オア結果記憶用LIFOレジスタＳ２より読み
出したコイル情報を新たなコイル情報とするよう
にしたプログラマブルコントローラである。
かくして、従来のCRT（陰極線管）に表示され
た多接点論理図を解読する方策としては専用のハ
ードウエアを必要としていたが、本発明によれば
特に廉価なマイクロコンピユータによつて解読す
る手段が得られ、斯界に益するところ多いと考え
る。
た多接点論理図を解読する方策としては専用のハ
ードウエアを必要としていたが、本発明によれば
特に廉価なマイクロコンピユータによつて解読す
る手段が得られ、斯界に益するところ多いと考え
る。
第１図は本発明の一実施例のブロツク図、第２
図はこの実施例の接点論理図、第３図はこの実施
例の接点論理記憶装置Ｍ１の記憶状態図、第４図
は論理解読プログラム記憶装置Ｍ２に記憶されて
いる論理解読用プログラムのフローチヤート、第
５図は第２図の例題を実行した場合の各機器に保
持されるデータの変遷図、第６図、第７図は第２
図のフローの中で実行に関連している部分のみを
コンパイル用ルーチンに変更したときのフローチ
ヤート・データ変遷図である。 CRT……CRT（陰極線管）表示装置、KB……
キーボード、Ｍ１……接点論理記憶装置、Ｍ２…
…接点論理解読プログラム記憶装置、Ｓ５……接
点論理回路を論理式に変換した結果を記憶するた
めの記憶装置〔後入れ先出しLast−In−First−
Out（LIFO）レジスタ〕、Ｓ３……接点論理を解
読する過程で論理積の一時記憶に使用される
LIFOレジスタ（アンド結果記憶用）、Ｓ２……接
点論理を解読する過程で論理和の一時記憶に使用
されるLIFOレジスタ（オア結果記憶用）、Ｓ１…
…接点論理を解読する過程で中断された接点論理
記憶装置Ｍ１の番地が一時記憶されるLIFOレジ
スタ（順序記憶用）、MC……接点論理記憶装置
Ｍ１内の実行番地を指定するマトリツクスアドレ
スカウンタ記憶装置、MC′……マトリツクスアド
レスカウンタ記憶装置MCの補助として使用され
る一時記憶用レジスタ、CT……論理演算途中結
果が記憶される論理結果記憶装置、CT′……論理
結果記憶装置CTの補助として使用される論理結
果補助記憶装置、INPUT……外部より接点情報
を得るためのインターフエース、OUTPUT……
外部へコイル情報を与えるためのインターフエー
ス、BS１……実行開始のタイミングを与えるス
タートボタンスイツチ、BS２……実行停止のタ
イミングを与える停止ボタンスイツチ、FLG…
…論理和演算が終りであることを示す論理和終了
記憶装置。
図はこの実施例の接点論理図、第３図はこの実施
例の接点論理記憶装置Ｍ１の記憶状態図、第４図
は論理解読プログラム記憶装置Ｍ２に記憶されて
いる論理解読用プログラムのフローチヤート、第
５図は第２図の例題を実行した場合の各機器に保
持されるデータの変遷図、第６図、第７図は第２
図のフローの中で実行に関連している部分のみを
コンパイル用ルーチンに変更したときのフローチ
ヤート・データ変遷図である。 CRT……CRT（陰極線管）表示装置、KB……
キーボード、Ｍ１……接点論理記憶装置、Ｍ２…
…接点論理解読プログラム記憶装置、Ｓ５……接
点論理回路を論理式に変換した結果を記憶するた
めの記憶装置〔後入れ先出しLast−In−First−
Out（LIFO）レジスタ〕、Ｓ３……接点論理を解
読する過程で論理積の一時記憶に使用される
LIFOレジスタ（アンド結果記憶用）、Ｓ２……接
点論理を解読する過程で論理和の一時記憶に使用
されるLIFOレジスタ（オア結果記憶用）、Ｓ１…
…接点論理を解読する過程で中断された接点論理
記憶装置Ｍ１の番地が一時記憶されるLIFOレジ
スタ（順序記憶用）、MC……接点論理記憶装置
Ｍ１内の実行番地を指定するマトリツクスアドレ
スカウンタ記憶装置、MC′……マトリツクスアド
レスカウンタ記憶装置MCの補助として使用され
る一時記憶用レジスタ、CT……論理演算途中結
果が記憶される論理結果記憶装置、CT′……論理
結果記憶装置CTの補助として使用される論理結
果補助記憶装置、INPUT……外部より接点情報
を得るためのインターフエース、OUTPUT……
外部へコイル情報を与えるためのインターフエー
ス、BS１……実行開始のタイミングを与えるス
タートボタンスイツチ、BS２……実行停止のタ
イミングを与える停止ボタンスイツチ、FLG…
…論理和演算が終りであることを示す論理和終了
記憶装置。
Claims (1)
- 【特許請求の範囲】 １ 記憶手段、入出力手段を制御管理し必要な演
算、転送処理を実行する中央演算処理装置と、 ノーマリオフ、オン、コイル、水平、垂直延
長、下方、上方、右方、左方分岐、交叉、右方、
左方曲折の一部あるいは全ての論理要素からなる
接点論理を解読するプログラムを記憶する接点論
理解読プログラム記憶装置と、 実行しようとする接点論理図の各構成要素に関
する情報が与えられそれを記憶する接点論理記憶
装置と、 接点論理回路を論理式に変換した結果を順序記
憶する第１の後入れ先出し記憶装置と、 接点論理記憶装置内の実行番地を指定するマト
リツクスアドレスカウントを記憶しているマトリ
ツクスアドレスカウント記憶装置と、 接点論理を解読する過程で中断された接点論理
記憶装置の番地を一時的に順序記憶する第２の後
入れけ先出し記憶装置と、 をそれぞれ備え、 接点論理記憶装置内に配列された接点論理要素
から構成された接点論理回路を接点論理要素の機
能に従つて番地を移動させながら追跡するように
した ことを特徴とする接点論理回路読取装置。 ２ 記憶手段、入出力手段を制御管理の必要な演
算、転送処理を実行する中央演算処理装置と、 ノーマリオフ、オン、コイル、水平、垂直延
長、下方、上方、右方、左方分岐、交叉、右方、
左方曲折の一部あるいは全ての論理要素からなる
接点論理を解読するプログラムを記憶する接点論
理解読ブログラム記憶装置と、 実行しようとする接点論理図の各構成要素に関
する情報が与えられそれを記憶する接点論理記憶
装置と、 接点論理回路を論理式に変換した結果を順序記
憶する第１の後入れ先出し記憶装置と、 接点論理記憶装置内の実行番地を指定するマト
リツクスアドレスカウントを記憶しているマトリ
ツクスアドレスカウント記憶装置と、 接点論理を解読する過程で中断された接点論理
記憶装置の番地を一時的に順序記憶する第２の後
入れけ先出し記憶装置と、 論理演算途中の結果が記憶される論理結果記憶
装置と、 接点論理を解読する過程で論理和の一時記憶に
使用される第３の後入れ先出し記憶装置および論
理積の一時記憶に使用される第４の後入れ先出し
記憶装置と、 第４の後入れ先出し記憶装置から情報を抜き出
したときこれを記憶し論理結果記憶装置の情報と
の論理をとるための論理結果補助記憶装置と、 をそれぞれ設け、 接点論理記憶装置内に配列された接点論理要素
の機能に従つて、論理を逐次解読し、論理結果を
論理結果記憶装置に与えるとともに、接点論理回
路を論理式に変換する ことを特徴とする接点論理回路読取装置を備えた
プログラマブルコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14978379A JPS5672703A (en) | 1979-11-19 | 1979-11-19 | Programmable controller equipped with contact logic circuit reader |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14978379A JPS5672703A (en) | 1979-11-19 | 1979-11-19 | Programmable controller equipped with contact logic circuit reader |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5672703A JPS5672703A (en) | 1981-06-17 |
| JPH0123801B2 true JPH0123801B2 (ja) | 1989-05-09 |
Family
ID=15482612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14978379A Granted JPS5672703A (en) | 1979-11-19 | 1979-11-19 | Programmable controller equipped with contact logic circuit reader |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5672703A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57141709A (en) * | 1981-02-27 | 1982-09-02 | Nissan Motor Co Ltd | Operation processor for sequence controller |
| JPS58140811A (ja) * | 1982-02-17 | 1983-08-20 | Toshiba Mach Co Ltd | 分岐シンボルによる制御可能なプログラマブルシ−ケンスコントロ−ラ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5952444B2 (ja) * | 1977-11-18 | 1984-12-19 | 日産自動車株式会社 | シ−ケンス制御装置 |
-
1979
- 1979-11-19 JP JP14978379A patent/JPS5672703A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5672703A (en) | 1981-06-17 |
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