JPH01239966A

JPH01239966A - 半導体入力保護素子

Info

Publication number: JPH01239966A
Application number: JP63067915A
Authority: JP
Inventors: Toshio Tsubota; 坪田　俊雄
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-03-22
Filing date: 1988-03-22
Publication date: 1989-09-25
Anticipated expiration: 2010-02-22
Also published as: JPH0716004B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体装置分野に利用される。

本発明はそれぞれゲート電極がソース領域に接続された
ＮチャネルＭＯＳトランジスタ　（以下、ＮＭＯＳトラ
ンジスタという。）と、ＰチャネルＭＯＳトランジスタ
　（以下、ＰＭＯＳトランジスタという。）とが縦続接
続された、チャネルレス型の半導体入力保護素子に関し
、特に耐放射線性を有する半導体入力保護素子に関する
。

〔概要〕

本発明は、それぞれゲート電極がソース領域に接続され
たＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳト
ランジスタとが縦続接続されたチャネルレス型の半１体
入力保護素子にお′Ｊ）で、各ＭＯＳトランジスタのド
レイン領域をゲート領域を介してソース領域で取り囲ま
れた構造とし、前記ドレイン領域の一部分を拡散抵抗層
としたドレイン領域配線を、抵抗層を介して内部回線入
力端へそれぞれ接続することにより、耐放射線性ならびに耐サージ性の向上を図ったものであ
る。

〔従来の技術〕

近年、半導体集積回路は、宇宙空間および原子炉周辺等
で使用される場合が増している。こうした環境下で用い
られる半導体集積回路は種々の放射線損傷を受け、短時
間のうちに特性変動を起こし、集積回路の機能が失われ
る。また高度の信頼性を保証する上で特に重要な静電サ
ージ保護用装置もその例外でなく、集積回路の動作機能
に支障をきたす場合がある。

第１１２１（ａ）は従来例のオフチャネルトランジスタ
型の半導体入力保護素子の上部保護嘆を除外した状態の
要部を示す上面図、第３図（ｂ）はそのｘ−ｘ’断面図
および第３図（Ｃ）はそのＹ−Ｙ’断面図である。第３
ｉ：Ｉ（ａ）、（ｂ）および（Ｃ）において、アルミニ
ュームからなる入力パッド１の近傍にオフチャネル型の
Ｎ：ＡＯＳトランジスタ２およびオフチャネル型のＰＭ
ＯＳトランジスタ８が配設される。ＮＭＯＳトランジス
タ２のゲート電極３はＮ゛ソース碩職域４はソース領域
配線７により接続され同電位になっており、ＮＭＯＳト
ランジスタ２はオフ状態に保たれる。Ｎ゛　ドレイン領
域５は入力パッド１とドレイン領域配線６により接続さ
れ、さらに配線１９により内部回路入力端１４に接続さ
れる。

一方、ＰＭＯＳトランジスタ８のゲート電シ９はソース
領域配線１１により接続されＰ゛ソース領領域ｌ上同電
位になっており、ＰＭＯＳトランジスタ８はオフ状態に
保たれる。Ｐ゛　ドレイン領域１１は人カバノドｌとド
レイン領域配線１２により接続され、さらに配線１９に
より内部回路入力端１４に接続される。

二の型の入力保護装置は、特に急峻なサージに対して効
果的であり常用されている。

なお、第１図において、１５はＮウェル領域、１５はフ
ィールド酸化膜、１７は層間絶縁膜および１３はＰ型シ
リコン基板である。

〔発明が解決しようとする問題点〕

しかし、放射線といった特殊環境下では、／リコン酸化
膜の正電荷の蓄積に起因して特にＮ　Ｍ　ＯＳトランジ
スタ内リークバスが生じ、その度合が大きい場合には、
内部回路の動作に支障をきたし保護効果が発揮できない
欠点があった。

放射線の目的は、放射線被ばく下においても充分に耐サ
ージ性を有する半導体入力保護素子置を提供することに
ある。

〔問題点を解決するための手段〕

本発明は、入力パッドと、内部回路入力端と、前記入力
パッドの近傍に配置されゲート電極がソース領域にそれ
ぞれ接続されたＮチャネルＭＯＳトラノジスタおよびＰ
チャネルＭＯＳトランジスタとを含む半導体入力保護素
子において、前記ＮチャネルＭＯＳ　）ランジスタおよ
び前記Ｐチャネル〜ｊＯｓトｉンジスタは、前記ゲート
電極下のゲート領域を介して前記ソース領域に取り囲ま
れたドレイン領域と、このドレイン領域の一端が前記入
力パッドに接続され前記ドレイン領域の一部分を除いて
その他端から取り出されたドレイン領域配線とをそれぞ
れ有し、各ドレイン領域配線と前記内お回路入力端間に
それぞれ接続された抵抗層を設けたことを？％　徴とす
る。

〔作用〕

ドレイン領域は、ゲート電極がソース領域と同　′電位
に保たれフローティングされたゲート領域により取り囲
まれているので、たとえ放射線被ばくによりＮＭＯＳト
ランジスタのフィールド絶喘膜亘下にＮ゛の反転７１が
形成されたとしても、前記ゲート領域に遮られて前記ド
レイン領域に到達することができなり。すなわちリーク
バスは完全にしゃ断される。また、同様に外部からのリ
ークならびにラフチドリカニ電流も前記ソース領域に吸
収される。

さらに、ドレイン領域配線が設けられない前記ドレイン
領域の一部分が示す拡散低抗、および前記ドレイン領域
配線と内部口アに入力端間に接続された抵抗層は、とも
にドレイ′、直ン１ｊ抵抗として内訊回路入力端に挿入
されるのでサージ電流を制限する。また前記拡散抵抗は
クランプ抵抗としても動作する。

従って、本発明によれば、耐放射線性ならびに耐サージ
性の向上が可能となる。

〔実施例〕

以下、本発明の実施例について図面を参照して説明する
。

男１図（ａ）は本発明の一実施例の要部を示す上面図で
上記保護膜を取外した状態におけるものである。また第
１図（ｂ）は第１図（ａ）のｘ−ｘ’断面図および第１
図（Ｃ）は第１図（ａ）のＹ−Ｙ’　断面図である。

本実施例は、入カパッドエと、内部回路入力端１４と、
入力パッド１の近傍に配置されゲート電極３および９が
Ｎ３ソース領域４およびＰ゛、ソース領域１２にソース
領域配線７および１３によりそれぞれ接続されたＮＭＯ
Ｓトランジスタ２およびＰＭＯＳトランジスタ８とを含
む半導体入力保護素子において、ＮＭＯＳトランジスタ２およびＰＭＯＳトランジスタ８
は、ゲート電極３および９下のゲート領域３ａおよび９
ａを介してＮｏソース領域４およびＰ゛ソース領域１０
に取り囲まれたＮｏ　ドレイン領域５およびＰ゛　ドレ
イン領域１１と、このＮｏ　ドレイン領域５およびＰ゛
　ドレイン領域１１の一端を入力パッド１に接続しＮｏ
　ドレイン領域５およびＰ゛　ドレイン領域１１の一部
分を除いてその他端から取り出されたドレイン領域配線
６および１２を有し、各ドレイン領域配線６および１２
と内部回路入力端１４間に接続された抵抗Ｆ５１９ａお
よび１９ｂをそれぞれ設けたものである。

なお、第１図（ａ）、ら）および（Ｃ）において、１５
はＮウェル領域、１６はフィールド酸化膜、１７は層間
絶縁膜および１８はＰ型シリコン基板である。

また、本実施例は通常のＭＯ３技術を用いて次のように
簡単に製作される。

まず、Ｐ型シリコン基板１８の一生面にＮウェル１５を
形成し、次いで、Ｎｏソース領域４およびＮｏドレイン
領域５と、Ｐ゛ソース領域１０およびＰ。

ドレイン領域１１とを形成し、ゲート酸化膜を介して例
えば多結晶シリコンからなるゲート電極３および９を形
成し、さらに例えば多結晶シリコンからなる抵抗層１９
ａおよび１９ｂを形成する。その後、全面に層間絶縁膜
１７を被覆し、その表面上に、スルーホールを通して例
えばアルミニュムからなるソース領域配線゛７および１
３とドレイン領域配線６および１２と、内部回路入力端
１４とを形成し、さらに例えばアルミニ二ムからなるパ
ッド１を形成する。そして、第１図（ａ）、（ｂ）およ
び（Ｃ）では示していないけれども、パッド１の周辺部
を含む全面に保護膜が形成される。

第２図は本実施例の等価回路図である。すなわち、ゲー
トがソースに接続されたＮＭＯＳトランジスタ２とＰＭ
ＯＳトランジスタ３とが、それぞ、れドレイン領域配線
６および１２が設けられないＮ。

ドレイン領域５およびＰ゛　ドレイン領域１１からなる
拡散抵抗２１および２２を介してそのドレインが共通接
続され、パッド１に接続され、さろに抵抗層１９ａと１
９ｂとの並列合成抵抗である合成抵抗２０を介して内お
回路入力端１４へ接続される。そして、入力パッド１に
印加されたサージをＮＭＯＳトランジスタおよびまたは
ＰＭＯＳトランジスタべ吸収することにより内部回路を
保護する動作を行う。

本発明の特徴は、第１図（ａ）、ｂ）および（Ｃ）にお
いて、ＮＭＯＳトランジスタ２のＮｏ　ドレイン領域５
およびＰＭＯＳトランジスタ８のＰ−ドレイン領域１１
が、Ｎｏソース領域４およびＰ゛ソース領域１０に接続
されたゲート電極３および９に包囲され、Ｎｏソース領
域４およびＰ゛ソース領域１０とＮｏ　ドレイン領域５
とＰ゛　ドレイン領域１１とをゲート領域３ａおよび９
ａで分離する構造にしたことが第−点、さらにＮ−ドレ
イン領域５およびＰ。

ドレイン領域１１の一部分がそれぞれ拡散抵抗２１およ
び２２として用いた点が第二点、また抵抗層１９ａおよ
び１９ｂがそれぞれＮｏ　ドレイン領域５およびＰ゛　
ドレイン領域１１の他端より内部回路入力端１４に接続
した点が第三点である。

本実施例によると、まずＮＭＯ５）ラすリスク２内リー
クバスはなくなる。すなわちドレインからソースに至る
径路はフローティングしたゲートにより完全にしゃ断さ
れる。また、外孔からのリーク（フィールド酸化膜１６
下の反転性リーク）を周辺部ソースによりじゃへいでき
る。さらに同ソースはいわゆるラッチ）　＋Ｊガ電流の
吸収店としての役割りも充分に果たす。

さらに拡散抵抗２１および２２および抵抗層１９ａおよ
び１９ｂよりなる合成抵抗２０よりサージ電流は制限さ
れ、内部回路がそれらノイズより保護される。

そして拡散抵抗２１および２２はクランプ能力を兼ね備
えその効果が相乗される。また、抵抗層１９ａおよび１
９ｂは等価的に並列接続となり、その実行抵抗は各とな
り特に回路の遅延が問題になる際は有効である。

本実施例では、例えばｌＸ１０６ＲＡＤといった高線量
領域でも、リークは１μ八以下に抑えられ、さらにＭＩ
ＬＳＴＤ（米国陸軍標準規′格）の静電耐量試験では２
ＫＶ以上が保証される。

〔発明の効果〕以上、説明したように、本発明によれば、従来の製造技
術を用いて簡単に製造できる耐放射線性ならびに耐サー
ジ性の向上した半導体入力保護素子を得ることができ、
その効果は大である。

【図面の簡単な説明】

第１図（ａ）は本発明の一実施例の要部を示す上面図、
第１図ら）はそのｘ−ｘ’断面図、第１図（Ｃ）ｌ；！
そのＹ−Ｙ’断面図。第２図は本発明の一実施例の等価回路図。第３図（ａ）は従来例の要部を示す上面図、第３図（ｂ
）はそのｘ−ｘ’断面図、第３図（Ｃ）はそのＹ−Ｙ’
断面図。 ■・・・入力パッド、２・・・ＮＭＯＳトランジスタ、
３．９・・・ゲート電極、３ａ　、９ａ・・・ゲート領
域、４・・・Ｎ゛ソース領域５・・・Ｎ゛　ドレイン領
域、６．１２・・・ドレイン領域配線、７．１３・・・
ソース領域配線、訃　ＰＭＯＳトランジスタ、１０・・
・Ｐ０ソース領域、１１・・・Ｐ゛　ドレイン領域、１
４・・・内部回路入力端、１５・・・Ｎウェル領域、１
６・・・フィールド酸化膜、１７・・・層間絶縁膜、１
８・・・Ｐ型シリコン基板、１９ａ　、　１９ｂ・・・
抵抗層、２０・・・合成抵抗、２１．２２・・・拡散抵
抗。

Claims

【特許請求の範囲】１、入力パッド（１）と、内部回路入力端（１４）と、
前記入力パッドの近傍に配置されゲート電極（３、９）
がソース領域（４、１０）にそれぞれ接続されたＮチャ
ネルＭＯＳトランジスタ（２）およびＰチャネルＭＯＳ
トランジスタ（８）とを含む半導体入力保護素子におい
て、前記ＮチャネルＭＯＳトランジスタおよび前記Ｐチャネ
ルＭＯＳトランジスタは、前記ゲート電極下のゲート領
域（３ａ、９ａ）を介して前記ソース領域に取り囲まれ
たドレイン領域（５、１１）と、このドレイン領域の一
端が前記入力パッドに接続され前記ドレイン領域の一部
分を除いてその他端から取り出されたドレイン領域配線
（６、１２）とをそれぞれ有し、各ドレイン領域配線と前記内部回路入力端間にそれぞれ
接続された抵抗層（１９ａ、１９ｂ）を設けたことを特
徴とする半導体入力保護素子。