JPH0430190B2 - - Google Patents
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- Publication number
- JPH0430190B2 JPH0430190B2 JP58097826A JP9782683A JPH0430190B2 JP H0430190 B2 JPH0430190 B2 JP H0430190B2 JP 58097826 A JP58097826 A JP 58097826A JP 9782683 A JP9782683 A JP 9782683A JP H0430190 B2 JPH0430190 B2 JP H0430190B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- guard ring
- parasitic
- mos
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、半導体集積回路技術さらには電子回
路装置に適用して特に有効な技術に関するもの
で、たとえば、集積回路装置の入力部MOSFET
ゲートの静電破壊防止に利用して有効な技術に関
するものである。
路装置に適用して特に有効な技術に関するもの
で、たとえば、集積回路装置の入力部MOSFET
ゲートの静電破壊防止に利用して有効な技術に関
するものである。
本発明者が検討したところによると、半導体集
積回路装置、特にMOSタイプの半導体集積回路
装置は、外部から印加される静電気によつて破壊
されやすい。そこで、第１図に示すように、入力
パツド部Ｐと内部入力回路２０との間に抵抗Ｒを
直列に介在させるとともに、電圧クランプ用の
MOSFETQ１を並列に挿入して保護回路を形成
することが提案されている。抵抗Ｒは例えば拡散
層によつて形成される。また、クランプ用
MOSSFETQ１は、通常の信号レベルよりも高い
電圧で導通化するようにその動作しきい値が設定
されている。
積回路装置、特にMOSタイプの半導体集積回路
装置は、外部から印加される静電気によつて破壊
されやすい。そこで、第１図に示すように、入力
パツド部Ｐと内部入力回路２０との間に抵抗Ｒを
直列に介在させるとともに、電圧クランプ用の
MOSFETQ１を並列に挿入して保護回路を形成
することが提案されている。抵抗Ｒは例えば拡散
層によつて形成される。また、クランプ用
MOSSFETQ１は、通常の信号レベルよりも高い
電圧で導通化するようにその動作しきい値が設定
されている。
しかし、本発明者が明らかにしたところによる
と、上述した回路だけでは、静電気による破壊を
防止するには不充分な場合があることがわかつ
た。例えば、高エネルギーの静電気が印加された
場合に上記クランプ用MOSFETQ１だけでは十
分にクランプしきれない場合がある。
と、上述した回路だけでは、静電気による破壊を
防止するには不充分な場合があることがわかつ
た。例えば、高エネルギーの静電気が印加された
場合に上記クランプ用MOSFETQ１だけでは十
分にクランプしきれない場合がある。
そこで、第２図に示すように、入力パツド部Ｐ
に近い側に寄生MOSQ２を形成し、この寄生
MOSQ２を利用して入力パツド部Ｐに印加され
た高圧静電気を逃がすようにした破壊防止回路が
提案されている。この場合、寄生MOSQ２のド
レインＤとゲートＧは拡散層などからなる抵抗Ｒ
に共通接続される。また、ソースＳの電位Vsは
接地電位あるいは電源電位に固定される。
に近い側に寄生MOSQ２を形成し、この寄生
MOSQ２を利用して入力パツド部Ｐに印加され
た高圧静電気を逃がすようにした破壊防止回路が
提案されている。この場合、寄生MOSQ２のド
レインＤとゲートＧは拡散層などからなる抵抗Ｒ
に共通接続される。また、ソースＳの電位Vsは
接地電位あるいは電源電位に固定される。
この寄生MOSQ２は、第３図にその平面レイ
アウト状態の概略を、また第４図にその断面状態
を抽象化して示すように、２つの拡散層N+，N+
の間のフイールド酸化膜（LOCOS）１２および
絶縁膜１４の上に金属電極、例えばアルミニウム
電極Ｍを設けたときに、その酸化膜１２の下でチ
ヤンネルが形成されることにより生じる。
アウト状態の概略を、また第４図にその断面状態
を抽象化して示すように、２つの拡散層N+，N+
の間のフイールド酸化膜（LOCOS）１２および
絶縁膜１４の上に金属電極、例えばアルミニウム
電極Ｍを設けたときに、その酸化膜１２の下でチ
ヤンネルが形成されることにより生じる。
この場合、一方の拡散層N+がドレインＤを、
他方の拡散層N+がソースＳをそれぞれ形成する。
また、アルミニウム電極ＭがゲートＧを形成す
る。この寄生MOSQ２のしきい値電圧は、正規
に形成されたMOSに比べると、相当に高い。従
つて、入力パツド部Ｐに入力信号レベルよりも高
い電圧が印加されたとき、その寄生MOSQ２を
導通化させて内部入力回路２０などの破壊を防止
することができる。
他方の拡散層N+がソースＳをそれぞれ形成する。
また、アルミニウム電極ＭがゲートＧを形成す
る。この寄生MOSQ２のしきい値電圧は、正規
に形成されたMOSに比べると、相当に高い。従
つて、入力パツド部Ｐに入力信号レベルよりも高
い電圧が印加されたとき、その寄生MOSQ２を
導通化させて内部入力回路２０などの破壊を防止
することができる。
なお、第４図において、１０は半導体基板を示
す。この半導体基板１０の周囲に沿つた部分には
拡散層からなるガードリング１６が形成されてい
る。半導体基板１０は、そのガードリング１６に
沿つた切断線Ｘにて裁断される。
す。この半導体基板１０の周囲に沿つた部分には
拡散層からなるガードリング１６が形成されてい
る。半導体基板１０は、そのガードリング１６に
沿つた切断線Ｘにて裁断される。
ところで、本発明者が検討したところによる
と、上述した回路では、第３図からも察せられる
ように、上記寄生MOSQ２が入力パツド部Ｐの
回りにて比較的大きな面積を占有することが明ら
かとなつた。このため、入力パツド部Ｐの周辺に
おけるレイアウトが困難になり、上記寄生
MOSQ２に十分なレイアウト面積を割当てるこ
とができなくなつてしまう。このようにレイアウ
ト面積が制約された寄生MOSQ２では、高電圧
が入力パツド部Ｐに印加されても、これを十分に
降圧することができなくなる。すなわち、静電破
壊防止回路としての機能が低下してしまう。
と、上述した回路では、第３図からも察せられる
ように、上記寄生MOSQ２が入力パツド部Ｐの
回りにて比較的大きな面積を占有することが明ら
かとなつた。このため、入力パツド部Ｐの周辺に
おけるレイアウトが困難になり、上記寄生
MOSQ２に十分なレイアウト面積を割当てるこ
とができなくなつてしまう。このようにレイアウ
ト面積が制約された寄生MOSQ２では、高電圧
が入力パツド部Ｐに印加されても、これを十分に
降圧することができなくなる。すなわち、静電破
壊防止回路としての機能が低下してしまう。
この発明は、以上のような問題を鑑みてなされ
たもので、その目的とするところは、入力パツド
部回りのレイアウトを困難にすることなく、該入
力パツド部に近接して設けられる静電破壊防止用
の寄生MOSに十分なレイアウト面積を与えるこ
とができるようにし、これにより静電破壊防止の
機能を確実に得ることができ、また半導体基板の
限られたレイアウト面積を有効に活用できるよう
にした静電破壊防止回路を提供することにある。
たもので、その目的とするところは、入力パツド
部回りのレイアウトを困難にすることなく、該入
力パツド部に近接して設けられる静電破壊防止用
の寄生MOSに十分なレイアウト面積を与えるこ
とができるようにし、これにより静電破壊防止の
機能を確実に得ることができ、また半導体基板の
限られたレイアウト面積を有効に活用できるよう
にした静電破壊防止回路を提供することにある。
この発明の前記ならびにそのほかの目的と新規
な特徴については、本明細書の記述および添附図
面から明かになるであろう。
な特徴については、本明細書の記述および添附図
面から明かになるであろう。
本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記のとおりであ
る。
のの概要を簡単に説明すれば、下記のとおりであ
る。
すなわち、半導体集積回路装置に入力パツド部
から印加される静電気による破壊を防止する回路
において、上記入力パツド部と内部入力回路との
間に直列に介在する抵抗を設けるとともに、半導
体集積回路装置の半導体基板の周囲に沿つて設け
たガードリングと上記パツド部との間に寄生
MOSを形成し、この寄生MOSのドレインを上記
パツド部に接続し、またそのソースを上記ガード
リングに接続し、上記パツド部に高電位が印加さ
れたときに上記寄生MOSを導通化させて内部入
力回路の破壊を防止するようにし、これにより入
力パツド部回りのレイアウトを困難にすることな
く、該入力パツド部に近接して設けられる静電破
壊防止用の寄生MOSに十分なレイアウト面積を
与えることができるようにし、これにより静電破
壊防止の機能を確実に得ることができ、また半導
体基板の限られたレイアウト面積を有効に活用で
きるようにするという目的を達成するものであ
る。
から印加される静電気による破壊を防止する回路
において、上記入力パツド部と内部入力回路との
間に直列に介在する抵抗を設けるとともに、半導
体集積回路装置の半導体基板の周囲に沿つて設け
たガードリングと上記パツド部との間に寄生
MOSを形成し、この寄生MOSのドレインを上記
パツド部に接続し、またそのソースを上記ガード
リングに接続し、上記パツド部に高電位が印加さ
れたときに上記寄生MOSを導通化させて内部入
力回路の破壊を防止するようにし、これにより入
力パツド部回りのレイアウトを困難にすることな
く、該入力パツド部に近接して設けられる静電破
壊防止用の寄生MOSに十分なレイアウト面積を
与えることができるようにし、これにより静電破
壊防止の機能を確実に得ることができ、また半導
体基板の限られたレイアウト面積を有効に活用で
きるようにするという目的を達成するものであ
る。
以下、この発明の代表的な実施例を図面を参照
しながら説明する。
しながら説明する。
なお、図面において同一あるいは相当する部分
は同一符号で示す。
は同一符号で示す。
第５図はこの発明による静電破壊防止回路の一
実施例を示す。また、第６図はその平面レイアウ
ト状態の概略を示す。さらに第７図はその断面状
態を抽象化して示す。
実施例を示す。また、第６図はその平面レイアウ
ト状態の概略を示す。さらに第７図はその断面状
態を抽象化して示す。
先ず、第５，６，７図に示す回路は、半導体集
積回路装置の入力パツド部Ｐから印加される静電
気による破壊から内部入力回路２０を保護する回
路を構成するものである。内部入力回路２０は
MOSFETにより構成されている。さらにその内
部の回路はＦ−MOSあるいはＮ−MOSなどの
DRAM（dynamic RAM）を構成している。
積回路装置の入力パツド部Ｐから印加される静電
気による破壊から内部入力回路２０を保護する回
路を構成するものである。内部入力回路２０は
MOSFETにより構成されている。さらにその内
部の回路はＦ−MOSあるいはＮ−MOSなどの
DRAM（dynamic RAM）を構成している。
上記入力パツド部Ｐと内部入力回路２０との間
には抵抗Ｒが直列に介在する。この抵抗Ｒは拡散
層N+により形成されている。抵抗Ｒの内部入力
回路２０側には電圧クランプ用MOSFETQ１が
並列に挿入されている。このクランプ用
MOSFETQ１は正規のMOSFETとして形成され
たものである。そのドレインは内部入力回路２０
と抵抗Ｒの中間に接続されている。また、そのゲ
ートは、ソースとともに、接地電位に接続されて
いる。そして、そのドレイン電位すなわち内部入
力回路２０の入力電位が通常の信号レベルよりも
高電位になると、導通化してその入力電位をクラ
ンプするように動作する。ただし、このクランプ
用MOSFETQ１だけによつては、前述したよう
に、十分な破壊防止効果を期待することはできな
い。十分な破壊防止効果は、後述する寄生
MOSQ３によつて得られるようになつている。
には抵抗Ｒが直列に介在する。この抵抗Ｒは拡散
層N+により形成されている。抵抗Ｒの内部入力
回路２０側には電圧クランプ用MOSFETQ１が
並列に挿入されている。このクランプ用
MOSFETQ１は正規のMOSFETとして形成され
たものである。そのドレインは内部入力回路２０
と抵抗Ｒの中間に接続されている。また、そのゲ
ートは、ソースとともに、接地電位に接続されて
いる。そして、そのドレイン電位すなわち内部入
力回路２０の入力電位が通常の信号レベルよりも
高電位になると、導通化してその入力電位をクラ
ンプするように動作する。ただし、このクランプ
用MOSFETQ１だけによつては、前述したよう
に、十分な破壊防止効果を期待することはできな
い。十分な破壊防止効果は、後述する寄生
MOSQ３によつて得られるようになつている。
静電破壊防止のための寄生MOSQ３は、第６，
７図に示すように、半導体集積回路装置の半導体
基板１０の周囲に沿つて設けたガードリング１６
と上記パツド部Ｐとの間に形成される。ガードリ
ング１６は、半導体基板１０の内部がナトリウム
などの不純物イオンの浸透により汚染されるのを
防止するためのものである。このガードリング１
６は該半導体基板１０の縁部を囲つて設けられ
る。このガードリング１６は、実施例では、Ｎ拡
散層N+により形成される。この拡散層N+を利用
して寄生MOSQ３を形成するのである。この寄
生MOSQ３のドレインＤは、ゲートＧとともに、
上記パツド部Ｐに接続される。また、そのソース
Ｓは上記ガードリング１６に接続される。そし
て、上記パツド部Ｐに高電位が印加されたときに
上記寄生MOSQ３を導通化させて内部入力回路
２０の破壊を防止する。
７図に示すように、半導体集積回路装置の半導体
基板１０の周囲に沿つて設けたガードリング１６
と上記パツド部Ｐとの間に形成される。ガードリ
ング１６は、半導体基板１０の内部がナトリウム
などの不純物イオンの浸透により汚染されるのを
防止するためのものである。このガードリング１
６は該半導体基板１０の縁部を囲つて設けられ
る。このガードリング１６は、実施例では、Ｎ拡
散層N+により形成される。この拡散層N+を利用
して寄生MOSQ３を形成するのである。この寄
生MOSQ３のドレインＤは、ゲートＧとともに、
上記パツド部Ｐに接続される。また、そのソース
Ｓは上記ガードリング１６に接続される。そし
て、上記パツド部Ｐに高電位が印加されたときに
上記寄生MOSQ３を導通化させて内部入力回路
２０の破壊を防止する。
さらに具体的に説明すると、上記寄生MOSQ
３は、上記パツド部Ｐと上記ガードリング１６の
間に形成されたＮ拡散層N+をドレインＤとする。
このＮ拡散層N+は上記抵抗Ｒを形成するもので
ある。すなわち、抵抗Ｒと寄生MOSQ３のドレ
インＤとが同じ拡散層N+によつて構成されてい
る。
３は、上記パツド部Ｐと上記ガードリング１６の
間に形成されたＮ拡散層N+をドレインＤとする。
このＮ拡散層N+は上記抵抗Ｒを形成するもので
ある。すなわち、抵抗Ｒと寄生MOSQ３のドレ
インＤとが同じ拡散層N+によつて構成されてい
る。
また、上記寄生MOSQ３は、上記ガードリン
グ１６を構成するＮ拡散層N+をソースＳとする。
つまり、ガードリング１６と寄生MOSQ３のソ
ースＳとが同じ拡散層N+で形成されている。こ
れにより、寄生MOSQ３のソースＳの電位Vsは、
ガードリング１６と同じ電位に固定される。ガー
ドリング１６は、通常は基板１０と同電位におか
れる。
グ１６を構成するＮ拡散層N+をソースＳとする。
つまり、ガードリング１６と寄生MOSQ３のソ
ースＳとが同じ拡散層N+で形成されている。こ
れにより、寄生MOSQ３のソースＳの電位Vsは、
ガードリング１６と同じ電位に固定される。ガー
ドリング１６は、通常は基板１０と同電位におか
れる。
さらに、上記パツド部Ｐと上記ガードリング１
６との間のフイールド酸化膜層（LOCOS）１２
および絶縁膜１４の上に金属電極すなわちここで
はアルミニウム電極Ｍが設けられている。このア
ルミニウム電極Ｍが上記寄生MOSQ３のゲート
Ｇとなる。このゲートＧをなすアルミニウム電極
Ｍの一部は、上記入力パツド部Ｐ側に接続されて
いる。
６との間のフイールド酸化膜層（LOCOS）１２
および絶縁膜１４の上に金属電極すなわちここで
はアルミニウム電極Ｍが設けられている。このア
ルミニウム電極Ｍが上記寄生MOSQ３のゲート
Ｇとなる。このゲートＧをなすアルミニウム電極
Ｍの一部は、上記入力パツド部Ｐ側に接続されて
いる。
なお、Ｘは半導体基板１０の切断線を示す。上
記ガードリング１６は、その切断線Ｘに沿つて形
成され、基板１０の内部を汚染から保護するよう
になつている。
記ガードリング１６は、その切断線Ｘに沿つて形
成され、基板１０の内部を汚染から保護するよう
になつている。
さて、以上のように構成された静電破壊保護回
路では、パツド部Ｐに印加された高電位を降下さ
せるための寄生MOSQ３が、該パツド部Ｐとガ
ードリング１６との間のスペースを利用して形成
されている。このとき注目すべきことは、パツド
部Ｐとガードリング１６との間のスペースが、さ
らに詳細にはパツド部Ｐの内部入力回路２０側の
最つとも内側とガードリング１６の最つとも周辺
側との間のスペースが、回路を形成するためには
通常利用されていなかつたところである。従つ
て、上記寄生MOSQ３はそのスペースをたつぷ
りと使うことにより、静電破壊防止の効果を得る
のに十分な面積を占有することができる。これに
より、静電破壊防止の効果を確実に得ることがで
きるようになる。また、限られた基板の面積が有
効に活用されるとともに、パツド部Ｐの回り、特
にそのパツド部Ｐの内側のレイアウトが非常に行
ないやすくもなる。
路では、パツド部Ｐに印加された高電位を降下さ
せるための寄生MOSQ３が、該パツド部Ｐとガ
ードリング１６との間のスペースを利用して形成
されている。このとき注目すべきことは、パツド
部Ｐとガードリング１６との間のスペースが、さ
らに詳細にはパツド部Ｐの内部入力回路２０側の
最つとも内側とガードリング１６の最つとも周辺
側との間のスペースが、回路を形成するためには
通常利用されていなかつたところである。従つ
て、上記寄生MOSQ３はそのスペースをたつぷ
りと使うことにより、静電破壊防止の効果を得る
のに十分な面積を占有することができる。これに
より、静電破壊防止の効果を確実に得ることがで
きるようになる。また、限られた基板の面積が有
効に活用されるとともに、パツド部Ｐの回り、特
にそのパツド部Ｐの内側のレイアウトが非常に行
ないやすくもなる。
以上のように、この発明による静電破壊防止回
路では、パツド部回りのレイアウトを困難にする
ことなく、該入力パツド部に接近して設けられる
静電破壊防止用の寄生MOSに十分なレイアウト
面積を与えることができ、これにより静電破壊防
止の機能を確実に得ることができ、また半導体基
板の限られたレイアウト面積を有効に活用するこ
とができる。
路では、パツド部回りのレイアウトを困難にする
ことなく、該入力パツド部に接近して設けられる
静電破壊防止用の寄生MOSに十分なレイアウト
面積を与えることができ、これにより静電破壊防
止の機能を確実に得ることができ、また半導体基
板の限られたレイアウト面積を有効に活用するこ
とができる。
以上本発明者によつてなされた発明を実施例に
もとづき具体的に説明したが、この発明は上記実
施例に限定されるものではなく、その要旨を逸脱
しない範囲で種々変更可能であることはいうまで
もない。例えば、上記クランプ用MOSFETQ１
は省略することもできる。また、上記抵抗は寄生
MOSのドレインを形成する拡散層と別にしても
よい。
もとづき具体的に説明したが、この発明は上記実
施例に限定されるものではなく、その要旨を逸脱
しない範囲で種々変更可能であることはいうまで
もない。例えば、上記クランプ用MOSFETQ１
は省略することもできる。また、上記抵抗は寄生
MOSのドレインを形成する拡散層と別にしても
よい。
以上の説明では主として本発明者によつてなさ
れた発明をその背景となつた利用分野である
MOS−DRAMについて説明したが、それに限定
されるものではなく、例えば、Ｓ−RAM（static
RAM）あるいはMOSタイプ以外の静電破壊対策
が必要な半導体回路装置などにも適用できる。
れた発明をその背景となつた利用分野である
MOS−DRAMについて説明したが、それに限定
されるものではなく、例えば、Ｓ−RAM（static
RAM）あるいはMOSタイプ以外の静電破壊対策
が必要な半導体回路装置などにも適用できる。
第１図はこの発明以外の静電破壊防止回路の一
例を示す回路図である。第２図はこの発明以外の
静電破壊防止回路の別の例を示す回路図である。
第３図は第２図の回路の平面レイアウト状態の概
略を示す図である。第４図は第２図の回路の一部
の断面状態を抽象化して示す図である。第５図は
この発明による静電破壊防止回路の一実施例を示
す回路図である。第６図は第５図の回路の平面レ
イアウト状態の概略を示す図である。第７図は第
５図の回路の一部の断面状態を抽象化して示す図
である。 １０……半導体基板、１２……フイールド酸化
膜層、１４……絶縁層、Ｍ……金属電極（アルミ
ニウム電極）、１６……ガードリング、Ｘ……切
断線、２０……内部入力回路、Ｐ……入力パツド
部、Ｒ……抵抗、Ｑ１……クランプ用
MOSFET、Ｑ２，Ｑ３……寄生MOS、Ｇ……ゲ
ート、Ｄ……ドレイン、Ｓ……ソース、N+……
拡散層。
例を示す回路図である。第２図はこの発明以外の
静電破壊防止回路の別の例を示す回路図である。
第３図は第２図の回路の平面レイアウト状態の概
略を示す図である。第４図は第２図の回路の一部
の断面状態を抽象化して示す図である。第５図は
この発明による静電破壊防止回路の一実施例を示
す回路図である。第６図は第５図の回路の平面レ
イアウト状態の概略を示す図である。第７図は第
５図の回路の一部の断面状態を抽象化して示す図
である。 １０……半導体基板、１２……フイールド酸化
膜層、１４……絶縁層、Ｍ……金属電極（アルミ
ニウム電極）、１６……ガードリング、Ｘ……切
断線、２０……内部入力回路、Ｐ……入力パツド
部、Ｒ……抵抗、Ｑ１……クランプ用
MOSFET、Ｑ２，Ｑ３……寄生MOS、Ｇ……ゲ
ート、Ｄ……ドレイン、Ｓ……ソース、N+……
拡散層。
Claims (1)
- １ 半導体基板の周辺を囲むガードリングの内側
に設けられた入力パツド部と内部入力段回路との
間に寄生トランジスタを持つ静電破壊防止回路を
有する半導体集積回路装置において、前記半導体
基板のガードリングの最つとも周辺側と入力パツ
ドの最つとも内側との間に、前記静電破壊防止回
路の寄生トランジスタを設けたことを特徴とする
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58097826A JPS59224164A (ja) | 1983-06-03 | 1983-06-03 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58097826A JPS59224164A (ja) | 1983-06-03 | 1983-06-03 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59224164A JPS59224164A (ja) | 1984-12-17 |
| JPH0430190B2 true JPH0430190B2 (ja) | 1992-05-21 |
Family
ID=14202527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58097826A Granted JPS59224164A (ja) | 1983-06-03 | 1983-06-03 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59224164A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60117651A (ja) * | 1983-11-29 | 1985-06-25 | Fujitsu Ltd | 高耐圧保護回路装置 |
| JPS61292965A (ja) * | 1985-06-21 | 1986-12-23 | Hitachi Ltd | 半導体集積回路装置 |
| JP2500802B2 (ja) * | 1985-08-09 | 1996-05-29 | 株式会社 日立製作所 | 半導体装置 |
| JPH0750782B2 (ja) * | 1986-02-10 | 1995-05-31 | 三洋電機株式会社 | 入力保護回路 |
| JPH065749B2 (ja) * | 1986-05-22 | 1994-01-19 | 日本電気株式会社 | 半導体装置 |
| GB8621839D0 (en) * | 1986-09-10 | 1986-10-15 | British Aerospace | Electrostatic discharge protection circuit |
| JPS63165857U (ja) * | 1987-04-17 | 1988-10-28 | ||
| US5196913A (en) * | 1988-07-11 | 1993-03-23 | Samsung Electronics Co., Ltd. | Input protection device for improving of delay time on input stage in semi-conductor devices |
| US5436183A (en) * | 1990-04-17 | 1995-07-25 | National Semiconductor Corporation | Electrostatic discharge protection transistor element fabrication process |
| ATE164702T1 (de) * | 1993-05-04 | 1998-04-15 | Siemens Ag | Integrierte halbleiterschaltung mit einem schutzmittel |
| US5637900A (en) * | 1995-04-06 | 1997-06-10 | Industrial Technology Research Institute | Latchup-free fully-protected CMOS on-chip ESD protection circuit |
| KR100425829B1 (ko) * | 1999-12-28 | 2004-04-03 | 주식회사 하이닉스반도체 | 정전기방전 보호소자 |
-
1983
- 1983-06-03 JP JP58097826A patent/JPS59224164A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59224164A (ja) | 1984-12-17 |
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