JPH01241860A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01241860A JPH01241860A JP63069130A JP6913088A JPH01241860A JP H01241860 A JPH01241860 A JP H01241860A JP 63069130 A JP63069130 A JP 63069130A JP 6913088 A JP6913088 A JP 6913088A JP H01241860 A JPH01241860 A JP H01241860A
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- JP
- Japan
- Prior art keywords
- layer
- film
- high resistance
- resistance layer
- hydrogen
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１産業上の利用分野］
この発明は、半導体装置に関し、更に詳しくは、抵抗（
Ｑ変動の少ない高抵抗層を有する高抵抗負荷型Ｓ ＲＡ
Ｍ （Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ）に係るものである。
Ｑ変動の少ない高抵抗層を有する高抵抗負荷型Ｓ ＲＡ
Ｍ （Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ）に係るものである。
［発明の概要］
この発明は、半導体基板上に形成された、半導体層でな
る高抵抗層を有する半導体装置において、チタンを含む
水素拡散防止層を前記高抵抗層の周囲に配したことによ
り、 高抵抗層の抵抗値を安定化させたものである。
る高抵抗層を有する半導体装置において、チタンを含む
水素拡散防止層を前記高抵抗層の周囲に配したことによ
り、 高抵抗層の抵抗値を安定化させたものである。
［従来の技術］
従来、この種の高抵抗負荷型ＳＲＡＭとしては、第７図
に示すようなものがある。斯る高抵抗負荷型ＳＲＡＭは
、シリコン基板Ｉ上に５１０２膜２が形成され、この５
ｉＯｚ膜２上の所定位置に多結晶シリコンでなる高抵抗
層３が形成され、この高抵抗層３を覆うように５ｉ０２
絶縁膜４が形成され、更に５１０２絶縁膜４上に減圧気
相成長法により形成したＬＰ−８ｉＮ膜５が設けられ、
更にまたその上にヒ素シリケートカラス（Δ５ＳＧ）６
が積層されている。また、図中７はＡρ電極であり、ノ
リコン基板１と接続されている。このようにＡＱ電極７
が形成された後、全面に絶縁膜としてのプラズマＳｉＮ
膜８をもって被覆して、高抵抗負荷型ＳＲＡＭが大略構
成されている。
に示すようなものがある。斯る高抵抗負荷型ＳＲＡＭは
、シリコン基板Ｉ上に５１０２膜２が形成され、この５
ｉＯｚ膜２上の所定位置に多結晶シリコンでなる高抵抗
層３が形成され、この高抵抗層３を覆うように５ｉ０２
絶縁膜４が形成され、更に５１０２絶縁膜４上に減圧気
相成長法により形成したＬＰ−８ｉＮ膜５が設けられ、
更にまたその上にヒ素シリケートカラス（Δ５ＳＧ）６
が積層されている。また、図中７はＡρ電極であり、ノ
リコン基板１と接続されている。このようにＡＱ電極７
が形成された後、全面に絶縁膜としてのプラズマＳｉＮ
膜８をもって被覆して、高抵抗負荷型ＳＲＡＭが大略構
成されている。
［発明が解決しようとする課題］
しかしながら、このような従来の高抵抗負荷型Ｓ ＲＡ
Ｍにあっては、高抵抗層３を形成している多結晶シリ
コンが種々の不純物の拡散を膜中に受けると、その抵抗
値が大幅に変動する問題点が有る。ちなみに、高抵抗負
荷型ＳＲＡＭにおいて、高抵抗値はその消費電流を定め
る重要な要素であり、この高抵抗値を安定化させること
は、素子の性能や歩留りを管理する上で不可欠の要素と
なっている。
Ｍにあっては、高抵抗層３を形成している多結晶シリ
コンが種々の不純物の拡散を膜中に受けると、その抵抗
値が大幅に変動する問題点が有る。ちなみに、高抵抗負
荷型ＳＲＡＭにおいて、高抵抗値はその消費電流を定め
る重要な要素であり、この高抵抗値を安定化させること
は、素子の性能や歩留りを管理する上で不可欠の要素と
なっている。
また、絶縁膜として形成されたプラズマＳｉＮ膜８中に
含まれる多量の水素は、製造過程におけるＡＱレシンー
工程（４００〜４８０℃の加熱を行う）等の熱処理工程
の際に要部にシリコン酸化膜（ＳｉＯ３）中を拡散して
高抵抗層３中に侵入するため、ともすると、その抵抗値
が１桁も変動し、歩留りを左右するという問題点を有し
ている。
含まれる多量の水素は、製造過程におけるＡＱレシンー
工程（４００〜４８０℃の加熱を行う）等の熱処理工程
の際に要部にシリコン酸化膜（ＳｉＯ３）中を拡散して
高抵抗層３中に侵入するため、ともすると、その抵抗値
が１桁も変動し、歩留りを左右するという問題点を有し
ている。
更に、従来例においては、Ａρ配線７を設けたコンタク
トホール部を経由して高抵抗層に水素が拡散するという
問題点を有している。
トホール部を経由して高抵抗層に水素が拡散するという
問題点を有している。
本発明は、このような従来の問題点に着目して創案され
たものであって、上記したような高抵抗層の抵抗値の変
動を防止する半導体装置を得んとするものである。
たものであって、上記したような高抵抗層の抵抗値の変
動を防止する半導体装置を得んとするものである。
［課題を解決するための手段］
そこで、本発明は、半導体基板上に形成された、半導体
屑でなる高抵抗層を有する半導体装置において、チタン
を含む水素拡散防１１−層を前記高抵抗層の周囲に配し
たことを、その解決手段としている。
屑でなる高抵抗層を有する半導体装置において、チタン
を含む水素拡散防１１−層を前記高抵抗層の周囲に配し
たことを、その解決手段としている。
［作用］
高抵抗層は、その周囲に配設された水素拡散防止層によ
り、水素拡散に伴う抵抗値変動が防止される。また、水
素拡散防止層は、チタン（Ｔｉ）を含むため、当該チタ
ンが水素を吸収して、その拡散を有効に阻止する。
り、水素拡散に伴う抵抗値変動が防止される。また、水
素拡散防止層は、チタン（Ｔｉ）を含むため、当該チタ
ンが水素を吸収して、その拡散を有効に阻止する。
［実施例］
以下、本発明に係る半導体装置を高抵抗負荷型ＳＲＡＭ
に適用し、その詳細を図面に示す実施例に基づいて説明
する。
に適用し、その詳細を図面に示す実施例に基づいて説明
する。
第１図〜第６図は、高抵抗負荷型ＳＲＡＭの製造工程の
概略を示す要部断面図である。
概略を示す要部断面図である。
先ず、ソリコン基板１０の表面に高温酸化を行い５ＩＯ
２膜（ノリコン酸化膜）１１を形成する。
２膜（ノリコン酸化膜）１１を形成する。
次に、所定位置に厚さｌ０００人の多結晶シリコンで成
る高抵抗層１２を形成し、前記Ｓ ＋ ０ 、膜１１及
び高抵抗層１２のににＳ ＋ ０２絶縁膜１３を形成づ
゛る。さらに、その」−に、減圧気相成長法を用いてＳ
ｉＮ膜１膜形４形成後、写真蝕刻法（フォトレジスト１
５を使う）を使って、所定位置のＳｉＮ膜１４を除去す
るためのパターンを形成する（第１図）。次に、フォト
レジスト１５をマスクにして前記ＳｉＮ膜１４をエツチ
ングして除去した後、フォトレジストＩ５を洗い落とす
（第２図）。
る高抵抗層１２を形成し、前記Ｓ ＋ ０ 、膜１１及
び高抵抗層１２のににＳ ＋ ０２絶縁膜１３を形成づ
゛る。さらに、その」−に、減圧気相成長法を用いてＳ
ｉＮ膜１膜形４形成後、写真蝕刻法（フォトレジスト１
５を使う）を使って、所定位置のＳｉＮ膜１４を除去す
るためのパターンを形成する（第１図）。次に、フォト
レジスト１５をマスクにして前記ＳｉＮ膜１４をエツチ
ングして除去した後、フォトレジストＩ５を洗い落とす
（第２図）。
次に、第３図に示すように、ＳｉＮ膜１４及び露呈した
Ｓ ＋ ０２絶縁膜１３の上にｐｓｃ （リンノリケー
トカラス）膜１６を、ＣＶＤ法を用いて形成する。
Ｓ ＋ ０２絶縁膜１３の上にｐｓｃ （リンノリケー
トカラス）膜１６を、ＣＶＤ法を用いて形成する。
さらに、第４図に示すように、写真蝕刻法を用いて、コ
ンタクトホールを形成ずへき位置パターンを形成し、フ
ォトレジストＩ７をマスクにして、ＰＳＧ膜１６，５ｉ
０２絶縁膜■３及びｓｌｏ、ｆｆＡｌ１をエツチングで
除去してコンタクトポール１８を形成する。
ンタクトホールを形成ずへき位置パターンを形成し、フ
ォトレジストＩ７をマスクにして、ＰＳＧ膜１６，５ｉ
０２絶縁膜■３及びｓｌｏ、ｆｆＡｌ１をエツチングで
除去してコンタクトポール１８を形成する。
このようにして形成されたコンタクトポール１８内には
、下層側よりチタン（Ｔｉ）、チタンナイトライド（Ｔ
ｉＮ）、ノリコンを含むアルミニウム（Ａ１２−８ｉ）
の順で積層構造（水素拡散防止層）を持つコンタクト配
線１９を形成する（第５図）。なお、ここでＴｉＮの他
のバリヤメタルとして、ＴａＳｉ、Ｔｉ５ｉＸ、ＭｏＳ
ｉ、、ＷＳｉｘ、ＴｉＷ、Ｔｉ０Ｎを用いても良い。
、下層側よりチタン（Ｔｉ）、チタンナイトライド（Ｔ
ｉＮ）、ノリコンを含むアルミニウム（Ａ１２−８ｉ）
の順で積層構造（水素拡散防止層）を持つコンタクト配
線１９を形成する（第５図）。なお、ここでＴｉＮの他
のバリヤメタルとして、ＴａＳｉ、Ｔｉ５ｉＸ、ＭｏＳ
ｉ、、ＷＳｉｘ、ＴｉＷ、Ｔｉ０Ｎを用いても良い。
最後に、第６図に示すように、」−面に絶縁膜としての
プラズマＳｉＮ膜１０を形成した後、Ａρシスター工程
を行って主な製造１−程は終了する。
プラズマＳｉＮ膜１０を形成した後、Ａρシスター工程
を行って主な製造１−程は終了する。
以−１−の、実施例について述べたか、斯る構造の高抵
抗負荷型ＳＲＡＭにおいて、上記したΔρソンター工程
（４５０℃、６０分間）の面接の高低抗層１２の抵抗値
を測定した結果、Ａ［ンンター工程により２．１ＴΩ上
昇した。これに対し、比較例としてＡ（！−８ｉ配線の
ものが同条件で１２ＴΩ上昇したのに比して、本発明に
依れば、その変動を著しく小さく抑えることが可能であ
ることか確認された。これは、Ｔｉによる水素吸収効果
を有効に奏し、バリヤメタルによって水素拡散が防止さ
れるためである。
抗負荷型ＳＲＡＭにおいて、上記したΔρソンター工程
（４５０℃、６０分間）の面接の高低抗層１２の抵抗値
を測定した結果、Ａ［ンンター工程により２．１ＴΩ上
昇した。これに対し、比較例としてＡ（！−８ｉ配線の
ものが同条件で１２ＴΩ上昇したのに比して、本発明に
依れば、その変動を著しく小さく抑えることが可能であ
ることか確認された。これは、Ｔｉによる水素吸収効果
を有効に奏し、バリヤメタルによって水素拡散が防止さ
れるためである。
なお、−」二記した実施例にあっては、高抵抗層１２の
周囲としてコンタクト配線Ｉ９にＴＩを含む水素拡散防
止層を適用したか、−上記実施例におけるＳ ｉ Ｎ膜
に代えて、このようなＴｉを含む水素拡散防止層を用い
ることにより、−ヒ方並びに側方から水素が侵入するの
を防止することも可能である。
周囲としてコンタクト配線Ｉ９にＴＩを含む水素拡散防
止層を適用したか、−上記実施例におけるＳ ｉ Ｎ膜
に代えて、このようなＴｉを含む水素拡散防止層を用い
ることにより、−ヒ方並びに側方から水素が侵入するの
を防止することも可能である。
さらに、高抵抗負荷型ＳＲＡＭの周縁部、即ち基板（チ
ップ）を分割するスクライブ領域に上記した水素拡散防
止層を配設ずれば、外部から水素が侵入することを更に
防止出来るものであり、斯る構成とすることも勿論本発
明が適用されることは言うまでもない。
ップ）を分割するスクライブ領域に上記した水素拡散防
止層を配設ずれば、外部から水素が侵入することを更に
防止出来るものであり、斯る構成とすることも勿論本発
明が適用されることは言うまでもない。
［発明の効果］
以上の説明から明らかなように、本発明に依れば、高抵
抗層の抵抗値の変動を有効に抑制し、安定した素子性能
を確保出来る効果がある。
抗層の抵抗値の変動を有効に抑制し、安定した素子性能
を確保出来る効果がある。
第１図〜第６図は本発明に係る半導体装置の実施例製造
工程を示す断面図、第７図は従来例を示す断面図である
。 Ｉ２・・・高抵抗層、１３・・Ｓ１０．絶縁膜、１４・
・Ｓｉ膜、１６・・・ｐｓｃ膜、２０・・プラズマＳｉ
Ｎ膜。
工程を示す断面図、第７図は従来例を示す断面図である
。 Ｉ２・・・高抵抗層、１３・・Ｓ１０．絶縁膜、１４・
・Ｓｉ膜、１６・・・ｐｓｃ膜、２０・・プラズマＳｉ
Ｎ膜。
Claims (1)
- （１）半導体基板上に形成された、半導体層でなる高抵
抗層を有する半導体装置において、 チタンを含む水素拡散防止層を前記高抵抗層の周囲に配
したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63069130A JP2681982B2 (ja) | 1988-03-23 | 1988-03-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63069130A JP2681982B2 (ja) | 1988-03-23 | 1988-03-23 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01241860A true JPH01241860A (ja) | 1989-09-26 |
| JP2681982B2 JP2681982B2 (ja) | 1997-11-26 |
Family
ID=13393753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63069130A Expired - Fee Related JP2681982B2 (ja) | 1988-03-23 | 1988-03-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2681982B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5438023A (en) * | 1994-03-11 | 1995-08-01 | Ramtron International Corporation | Passivation method and structure for a ferroelectric integrated circuit using hard ceramic materials or the like |
| US5523595A (en) * | 1990-08-21 | 1996-06-04 | Ramtron International Corporation | Semiconductor device having a transistor, a ferroelectric capacitor and a hydrogen barrier film |
| WO1997007545A1 (fr) * | 1995-08-11 | 1997-02-27 | Seiko Instruments R & D Center Inc. | Procede de fabrication d'un circuit integre a semi-conducteur |
| US6414738B1 (en) | 1997-03-31 | 2002-07-02 | Seiko Epson Corporation | Display |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61111573A (ja) * | 1984-11-06 | 1986-05-29 | Nec Corp | 半導体装置 |
| JPS6346736A (ja) * | 1986-08-15 | 1988-02-27 | Sony Corp | 半導体装置 |
-
1988
- 1988-03-23 JP JP63069130A patent/JP2681982B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61111573A (ja) * | 1984-11-06 | 1986-05-29 | Nec Corp | 半導体装置 |
| JPS6346736A (ja) * | 1986-08-15 | 1988-02-27 | Sony Corp | 半導体装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5523595A (en) * | 1990-08-21 | 1996-06-04 | Ramtron International Corporation | Semiconductor device having a transistor, a ferroelectric capacitor and a hydrogen barrier film |
| US5438023A (en) * | 1994-03-11 | 1995-08-01 | Ramtron International Corporation | Passivation method and structure for a ferroelectric integrated circuit using hard ceramic materials or the like |
| US5578867A (en) * | 1994-03-11 | 1996-11-26 | Ramtron International Corporation | Passivation method and structure using hard ceramic materials or the like |
| WO1997007545A1 (fr) * | 1995-08-11 | 1997-02-27 | Seiko Instruments R & D Center Inc. | Procede de fabrication d'un circuit integre a semi-conducteur |
| US6414738B1 (en) | 1997-03-31 | 2002-07-02 | Seiko Epson Corporation | Display |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2681982B2 (ja) | 1997-11-26 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |