JPS5866151A - Ｃｒｔインタ−フエイス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はコシピユータシステム等において用いられるＣ
ＲＴにデータを表示させるためのＣＲＴインターフェイ
ス回路に関するものである。

第１図は従来のＯＲＴインターフェイス回路の概略構成
図を示すもので６６、ｃｉ’ｒ（１）に表示される表示
データはすべてビデオＲＡ　Ｍ　Ｔ！ｌに記憶されてお
り、ＯＲ”１”（１）上にデータを表示するために垂直
および水平同期信号に応じ九アドレス信号がタイエンク
発生回路ｉｍｌからビデオＲＡＭ（幻に送出され、ビデ
オＲＡＭ（り上のデータを頴次取シ出してＣＲＴ　ａｌ
ｌ上に表示させるものである。（４）はビデオＲＡＭ（
りのアドレス信号をタイニング発生回路（３）と入出カ
ー路間との間で切換自在とする九めのマルチづレクサで
Ｔｏ６、ｃｐｔｒ（＠１からビデオＲＡＭ（２）上にデ
ータを書き込むときにはビデオＲＡＭ（２）のアドレス
信号入力は入出力回路（６）の側に切シ換えられるもの
である。し九がってＣＲＴ　（１）が表示動作を行なっ
ている期間中にＯＰ　Ｕ　Ｔｉ１１からビデオＲＡＭ（
２）に対してデータを書き込むと、ｃ　ＲＴ　（１１に
送られるデータは本来表示されるべきデータとは異なる
データとなるのでＣＲＴ　ｆｌｌに表示される画面がち
らつくことになる。そこで従来、ビデオＲＡＭ（りにデ
ータを書き込む際には、タイ三ンジ発生回路（３）によ
りＣＲＴ　（１１の水平帰線信号期間または垂直帰線信
号期間を検出して、ｃ　ＲＴ　（１）上に輝点が走査さ
れていないこれらの帰線信号期間内に限シビデオＲＡ　
Ｍ　（！ｌへのデータの書き込みを行なうようにしてい
たものであるが、このような方法では、ＣＰＵ（ａｌｌ
の側から常時ビデオＲＡ　Ｍ　（りに対してデータの書
き込みを行ない得るものではな（、ＣＲＴｆｌｌの帰線
期間中という非常に短い期間内においてしかデータの書
き込みができなくなり、ＣＲＴ川に対するデータ表示を
行なうときの処理速度が著しく遅くなるという問題があ
つ九。

本発明は従来例のこのような問題点を解決する喪めに為
されたものであシ、ＯＰＵからビデオＲｊＭＪに対して
データの書込みを行なう際にＣＰＵがＣＲＴの帰線信号
期間まで待九されることがな（、ＣＰＵの側の処理速度
を高速化することができるようにしたＣＲＴインターフ
ェイス回路を提供することを目的とするも：のである。

以下本発明の構成を図示実施例について説明する。ます
、第２図は本発明の一実施例を示すものであり、同図に
お−いて（７）はＯＰ　Ｕ　（＄１のデータバス、（８
）はＯＰ　Ｕ　ｉ６１のアドレスバスであシ、それぞれ
データラッチ（９）およびアドレスラッチ叫を介してじ
ヂオＲＡ　Ｍ　［！ｌのデータバス（ｌりおよびアト・
レスバス０′４に接続されている。データラッチ（９１
は８ピツトのラッチ回路、アドレスラッチ（至）は１６
ピツトのラッチ回路でＴｏシ、本実施例にあっては８個
のデータラッチ（９）と８個のアドレスラッチｔｌ（Ｉ
とが、それぞれデ：タバス（７）およびアドレスバス（
８）に並列的に接続されているものである。これらの複
数個のデータラッチ（９）とアドレスラッチ■のうち、
いずれが選択されるかは１６進カウンタ（１！Ｉ　０４
）の出力によシ定まるものである。１６道カウンタＱ！
Ｉ（１４１のＢＣＤ出力のうち下位３ピツトはデコータ
輛輛に入力されて、１０進数にデコードされるものであ
り、チコーター〇四〇〇か、ら７までの出力のうち、い
ずれか１つがＬレベルになシ、Ｌレベルになった出力に
対応するデータラッチ（９）ｔたはアドレスラッチ（至
）が動作し得るようになっている本のである。（ｌ乃及
びＱ樽はオーパフロー検出回路であシ、１６進カウンタ
０：１０４の出力が＃１０００＃（すなわちｌＯ進数の
８）になつ九ときに、フリツプフ０ツづｍ−をセットす
るようになっている。また＠ｌ＋ｄ　ｃ　ＲＴ　ａｌｌ
の水平帰線信号「の入力によシワシシヨットパルスを出
力し−、フリツづフロツブ固−をセットすると共に、フ
リツプフ０ツづ−をリセットする丸めの単安定マルチバ
イづレータである。さらに（財）はフリツづフ０ツ′：
５−のリセット時にｌ　Ｑ　ＭＨｚのりＯ″Ｊり信号Ｃ
ＬＫをカウントして、ビデオＲＡＭ（２）への書・き込
みタイミシジバルスｉや１６進カウシタＩのり０ツクへ
信号を作成するための１０進カウンタである。

次に本実施例の動作について説明すると、まずＣ！　Ｐ
　Ｕ　＋６１の側のアドレスバス（７）にビデオＲムン
（りのアドレスをセットし、０ＰＵ１６１からアドレス
セット信号ＡＤを送ると、クリアづフロップ（３）がリ
セットされ、その出力ＱがＬレベルとなるのでアドレス
ラッチ（ｌＯｌのデータホールド端子ηがＬレベルとな
り、アドレスバス（８）上のアドレス信号がアドレスラ
ッチ（１０１内に取り込まれることになる。次にデータ
バス（７）にビデオＲＡ　Ｍ　ｆｉｌに書き込むべきデ
ータをセ゛シトし、０ＰＴＩ（６１からデータセット信
号ＤＴを送ると、クリアづ）０ツブ四がリセットされ、
その出力ＱがＬレベルとなるので、データラッチ（９）
のデータホールド端子ｄがＬレベルとなり、データバス
（ア）上のデータ信号がデータラッチ（９）内に取シ込
まれることになるものである。しかして、このデータセ
ット信号ＤＴが解除されると、イごバーク（至）の出力
が立ち下がるので、゛１６進カウシタＩが１つだけカラ
シトアラづされるものである。し九がって１６進カウシ
タ０１が予めクリアされていたものとすれば、ヂコ　タ
１Ｊ６）の出力ｌＯ＃＃ｉＬレベルからＨレベルとなり
、反対に出力ＩｌｌはＨレベルからＬレベルとなる。し
たがってデコーダ（ｌＩ１９の出力ＩＯｌにつながるＮ
ＡＮＤゲート＠（財）は遮断状態となシ、デコーダＯ＠
の出力ｌＯｌに対応するデータラッチ（９）およびアド
レスラッチ叫に対してはもはやシータやアドレスの書き
込みを行なうことはできなくなるものであり、反対にデ
コーダ（ｌ＠の次の出力ｌＩＩにつながる他のＮＡＮＤ
ゲート−（財）とフリツプフ０ツづＥｆ２ｍが動作可能
な状態となプ、出力ｚｌｔに対応するデータラッチ（９
）およびアドレスラッチ叫に対してデータの書込みが行
なわれるものである。以下同様にしてデコーダ（Ｉ＠の
出力Ｉ’ｌｌ、１３１・・・、１７１に対応す・るアド
レスラッチ１１０１およびデータラッチ（９）に対して
アドレスとデータの書込みが行なわれるものである。し
かして１６道カウシタ（ｌ：４の出力が＃１０００＃　
（すなわちｌＯ進数の８）になると、オーパフロー検出
回路（ｌηが動作してインバータ（至）を介して１６進
カウシタ（ｉｓがクリアされると共に、クリアづ）Ｏツ
ブａＳがセットされてその出力ＱがＨレベルとなる。こ
れによってｃ　ｐ　Ｕ　ｆｉｌに対する書込許可信号１
ｊ−がＨレベルとなって、アドレスラッチ叫およびデー
タラッチ（９）への書き込み動作が禁止されるようにな
る。

次に水平帰線信号πがＬレベルになると、その立ち下が
シの瞬間に単安定マルチバイブレータ＠幻からワンショ
ツ叶の短パルスが出力され、フリツプフＯツづ＠（ハ）
がセットされるが、この時点ではまだクリアづフ０ツづ
ａ鴫がリセットされていないので、書込許可信号ｗｍは
Ｒレベルのままであり、したがってＯＰυ（６）の側か
らアドレスセット信号ＡＤやデータセット信号ｉ下が送
られてくるようなことはないものである。また上町単安
定、マルチバイづレータ？幻から出力されるワシショッ
トの蚊パルスによシフリツづフ０ツづ−がリセットされ
、その出力ＱがＬレベルとなるので、１０過カウンター
が１０シＨＥのり０ツク信号ＯＬＫによりカラシト動作
するようになっている。したがって１０進カウンターか
らはり０ツク信号ＯＬＫを分周したデータ書込信号Ｗが
イシバータ四を介してビデオＲＡ　Ｍ　［２１に送出さ
れるようになっているまたこのデータ書込信号ｉよりも
若干位相の遅れたりＤツク信号が１６進カウシタ（１４
１に入力されるようになっている。しかして最初１６進
カウシタＨがクリアされているときには、デコーＪＨの
出力１０１がＬレベルとなシ、これに対応するアドレス
ラッチ（１０１およびデータラッチ（９）のラッチ出力
端子ｐｉ−がＬレベルとなるので、ビデオＲＡ　Ｍ　（
２１にはデータ書込信号Ｗのタイミシジにおいて、デコ
ーダ（１時の出力ｌＯｌに対応するアドレスラッチ（ｌ
（ト）からのアドレスに、データラッチ（９）内のデー
タが書き込まれるものである。しかしてデータ書込信号
ｉから若干遅れて１６進カウシタ（＋４）に対して１０
進カウンターからり０ツク信号が送られるので、１６進
カウシタＩの出力が１つだけカウントアツプされるもの
である。したがって以後データ書込信号ｉがビデオＲＡ
　Ｍ　＋２１に入力されるたびにヂコータＯ呻の出力Ｉ
１ｇ、＃２＃、　　、１７ｇに対応するアドレスラッチ
■からのアドレスに、プ−タラツチ（１１）内のデータ
が順次書き込まれるものである。これらのデータ書込動
作は水平帰線信号期間中に一括して行なわれるので、デ
ータ書込動作によシＧ　ＲＴ　（１１の画面がちらつく
ようなことはないものである。しかしてすべてのデータ
書込動作を終了すると、１６進カウシタＩの出力はｌ１
ｏｏｏＩ（すなわち１０進数の８）Ｋなるので、オーパ
フロー検出回路（１１１がこれを検出して’７’Ｊッづ
）０ツブ−をセットする。これＫよってフリップフＯツ
″ｊ−の出力Ｑは■レベルとなるので、ヂコータ９１１
の最上位ピットＤがセットされ、この九めにデコーＪ　
Ｈノ各出カＩＱＩ、ｅ１１．．．．．１７ｙＦｉすべて
■レベルになる。また１６道カウシタ０４が上記出力Ｑ
にょシフリアされると共に、ｌＯ道カウシターもまたク
リアされてカラシト動作を停止し、ビデオＲＡシ（りに
対するデータ書込信号ｉか停止するようになっている。

またクリアづ）Ｏツブ四がセットされることにより、そ
の出方可はＬレベルとなるので、クリアづフ０ツづ−が
リセ゛ントされ、その出力ＱがＬレベルとなＪ’Ｎ０Ｐ
Ｕ（６１に対する書込許可信号ｊ１がＬしベルとなる、
これによってＯＰ　Ｕ　（Ｉｔ）の側からは再び、各ア
ドレスラッチ叫およびデータラッチ（９）に対する書込
動作を再開できるものである。以上のように本実施例に
あっては、ＣＲＴ＋１１が表示動作中であってもｃ　ｐ
　Ｕ　（ａ）から複数個のデータラッチ（９）およびア
ドレスラッチ頭内にビデオＲＡシ（２）上に書き込むべ
きデータとそのアドレスとを一時的に記憶させておくこ
とができ、水平帰線信号期間中に一括してビデオＲＡツ
（２）Ｋ対するデータの書込動作を行なうようにしたか
ら、０ＲＴ（１１の画面がちらつくようなことがなく、
ま九〇　Ｐ　Ｕ　１６１の側からじヂオＲＡ　ｊ　（！
ｌにデータを書き込む際にＣＰ　Ｕ　（６１が待たされ
ることが少なくなるのでＣ！　Ｐ　Ｕ　（６１の処理速
度が向上するようになっている。

次に第３図は本発明の他の実施例を示すものであり、本
実施例にあっては複数個のアドレスラッチ（圃およびデ
ータラッチ（９）の代ゎシに、アドレス記憶用のＦＴＩ
ＰＯバッファーとデータ記憶用のＦ工ＦＯバッファｅ１
１とを設けたものである。Ｆ工１０バッファー−は、い
わゆる先入れ先出しくＦ’１ｒｓｔＩｎ　Ｆｉｒｓｔ　
０ｕｔ）　　型のバッファレジスタでるり、入力側から
はバッファ内が満杯（ＦＵＬＬ）になるまでの間は次々
にバッファ内にデータを入れることができ、ｆ喪出力側
からはバッファ内が空（ＩＣＭＰＴＹ）になるまでの間
は次々にバッファ内からデータを取り出すことができ、
しかも最初に入れたデータは最初に取り出されるように
したものである。しかして本実施例にあってはＦＩＦＯ
バッファー０υの入力側をそれぞれｃ　ｐ　ｔｙ　（ｓ
ｌ側のアドレスバス（８）およびデータバス（７）に接
続し、出力側をそれぞれごデオＲＡス（り側のアドレス
バスａ乃およびデータバス（１１）に接続するようにし
ているものである。しかしてその動作を説明すると、ま
ずａｐＵ（６）の側のアドレスバス（８）にビデオＲＡ
ツ（りのアドレスをセットし、ＣＰＴＮ＠ｌからアドレ
スセット信号ＡＤを送ると、Ｆ工ｙｏバッファー内にア
ドレス信号が取り込まれ、記憶される。同様にｃｐＵ（
６）の側のデータバス（７）にビデオＲＡン（２）に書
き込むためのデータをセットし、ＣＰＵ（６１からデー
タ信号上信号官を送ると、Ｆ工ＩＰｏバッファ一り内に
データ信号が取り一込壕れて記憶されるものである。こ
のようにして次々にアドレス信号およびデータ信号を書
き込んで行くと、やがては１ニジＯバツフア＠ｌ（３υ
が満杯（ｙｔｒＬＬ）になる。このときにｙ工ＦＯバッ
ファ（！１１）のフル識別信号ＦＵＬＬＦｉ、データ書
込禁止信号ｖｎとしてＯＰ　Ｕ　ｆｉ＋に返送されるの
で、アドレス信号およびデータ信号の書込動作は停止す
るようＫなっている。次にＣＲＴ　ｆ１＋の水平帰線信
号Ｉｔ九は垂直帰ｍｓ号ＶがＬレベルになると、ＮＯＲ
ゲートＣＩ匂からＷＡＮＤゲート瞥、ＮＯＲゲート−を
介して、１０進カウシタ（財）が動作可能な状態とな’
）　、１０　′Ｊｎｇのり０′νり信号ＣＩ、’Ｋを分
周した信号にょシピデオＲＡシ（２）に対してデータ書
込信号ｉを送出するものである。これによって、ＦｘＦ
ｏバッファー内に記憶されたピヅオＲＡシ（２）上のア
ドレスに７エＦＯバツフア・ｌ）内に記憶されたデータ
を書き込んで行くものである。これによって１工ｙｏバ
ツフア０υ内のデータが空（ＥＭＰＴＹ）になると、ニ
ジづテイ識別信号Ｂ’ＪＰＴＹがインバーターを介して
ＮＡＮＤゲート關の一方の入力に送られるもめであり、
これによって１０進カリンク（財）のカラシト動作が停
止し、じデオＲＡツ（りへのタータ書込動作が完了する
ものである。以下同様にして、水平垂直帰線期間以外の
期間中にＦＩＦＯバッファ俤υに書き込まれ九データ信
号を、ＦＩＦＯバッファーに書き込まれたじデオＲＡツ
（りのアドレス信号に基いて、水平垂直帰線期間中にビ
デオＲＡ　Ｍ　（！ｌに対して一括して書き込むどとが
できるものでおるさらに第４図の実施例はビデオＲＡ　
Ｍ　（！ｌに対するデータの書込動作の他に、ビデオＲ
Ａン（２）からのデータの続出動作をも行ない得るよう
にしたものでめシ、ビデオＲＡ　Ｍ　（ｉ＋から読み出
し九ヅータを一時的に記憶させておくための？工ＦＯバ
ッファーを設けである。ま九ビデオＲＡン（ｔ）のアド
レス信号記憶用のＦ工ＦＯバッファＨは、アドレス信号
と共に、ビデオＲＡ　Ｍ　ｉｌｌに対してデータを書き
込むのか、あるいはデータを読み出すのかを区別するた
めの書込続出識別信号を同時に記憶しているものである
。Ｖ）はかか暮書込読出識別信号を作成するためのフリ
ツプフロツプであり、書込アドレスセット信号「ｉが立
ち下がると、このフリツプフ０ツづ鈴ηはセット状態と
なるので出方。が■レベルとなる。また続出アドレスセ
ット信号ｉＲか立ち下がると、フリッづフ０ツ′ｊ（財
）がリセットされて、その出力ＱはＬレベルとなる。こ
こで書込アトしスセット信号Ｔ１または読出アドレスセ
ット信号百のいずれかが立ち下がったときには１．ＮＯ
Ｒゲート關の出力が立ち下がるので、書込続出識別信号
がＦＩＩＦＯバッファーに取シ込まれるものである。ま
九このときアドレスバス（８）上に存在するアドレス信
号も同時ＫＩＦＴＰ’Ｏバッファ■内に取シ込まれるも
のである。一方データ記憶用のｖｘｐｏバ’、Ｉ　Ｖ　
アａｌｌは、ｅ　”；　’Ｘ　ＲＡ　Ｍ　＋２１に書き
込むべきデータを、データセット信号介が立ち下がった
ときにデータバス（７）から取シ込むものである。以上
のようにして、アエＦＯバッファーは、書込アドレスま
たは続出アドレスを書込続出識別信号と共に、順次記憶
して行くものであシ、データ書込みの必要がある場合に
は、データ記憶用のＦ工ＦＯバッファ・υがデータを順
次記憶して行くものであるが、？■ＦＯバッファーが満
杯（ＦＵＬＬ）になると、フル識別信号ＩＦｔＴＬＬが
ｃ　ｐ　Ｕ　＋６１の側に送られて、？工ＦＯバッファ
ーに対する書込アドレス信号および続出アドレス信号の
送出を禁止するものである。

次にＯＲＴ　ｉｌｌの水平帰線信号ｉまたは垂直帰線信
号ＶがＬレベルになると、ＮｏＲゲート−の出力が立ち
下がるから、フリップフ０ツ″ｊ−の出力ＱかＨレベル
となシ、インバーターおよびＷＡＮＤゲート（６）を介
して１０進カウンターが動作する。このときアドレス記
憶用のｙ工ＦＯバッファーから工′、／づティ識別信号
１シＰＴＹが出力されている場合に＃１ＮＡＮＤゲ〜ト
四が閉じるのて１０進カウシターは動作しない。第５図
は１０進カウンタ閾の内部構成を示しており、同図に示
すようにこのｌＯ進カウシタ（２４１（例えばｍ誉７４
ＬＢ９０）は非同期２道カウンターと、ＢＯＤ５進カウ
ンターとから構成されておシ、入力Ａｉｎにり０゛νり
信号ＣＬＫを入力すると、出カムはり０ツク信号が１つ
入るたびに交互に反転するようになっており、この出力
Ａを入力Ｂｉｎに入力することにより、出力ＢＸＣ，Ｄ
ｉｉ拳次ＩＬＬＬＩ、ＩＨＬＬ＃、ＩＬＨＬＩ、＃ＨＨ
Ｌ＃、＃ＬＬＨ＃と変化し、５回目のパルス入力により
ＩＬＬＬＩに戻るようになっている。またＲ９、Ｒｏは
それぞれ１０進カリンク（財）の出力を１９１およびＩ
ｏｚに初期設定するためのプリセット端子である。かか
る１゜進カウンタ例の出力が１９１１すなわち＃ＨＬＬ
ＨｌになったときにはＷＡＮＤゲート個を介してフリツ
づフＯツづ−がリセットされるようになっており、この
フリップフロツブ鴎がリセットされているときには、プ
リセット端子Ｒ９は常にＨレベルとなっているので、１
０道力ウシターのカラシト動作は停止するようになって
いる。本夾施例においては、このｌＯ道カウンタ（財）
を使用することＫよシじデオＲＡ　Ｍ　Ｔりへのデータ
書込読出信号ＷＲのタイミシクをうまく取っているもの
であり、水平垂直帰線期間中に？■ＩＰＯバッファーか
らアドレス信号とデータ書込読出識別信号とを読み出し
て、データ書込の必要がある場合には、ＮＡＮＤゲート
−を介してＦ工ＦＯバッファ＠υに信号を送り、ビデオ
ＲＡＭ（２）に書き込むべきデータをＦ工ＦＯバッファ
＠υからデータバス（１１）に送シ込むものである。ま
たデータ読込の必要がある場合には、ＮＡＮＤゲート←
ηを介してＦ工ＰＯバッファーに信号を送９、ビデオＲ
Ａ　Ｍ　＋！＋から読み出されたデータをデータバス（
川からＩＰＩＦＯバッファーに取シ込むものである。こ
れによってＦ工ｙｏバッファーのエシプテイ識別信号は
解除されるので、ＯＰ　Ｕ　ｆｉｌの備にはリードイネ
−づル信号１ｊが送られるものであシ、ｃｐｔｙ（ｇｌ
の側からデータ絖込便号ｎが入力されるえびに、ＦＩＦ
Ｏバッファーからデータバス（７）を介してｃ　ｐ　Ｔ
ｌ　ｌｉｔの側にビデオＲＡＭ（りから読み出され九デ
ータが伝送されるようＫなっているものである。

本発明は以上のように構成されており、ビデオＲＡＭに
書き込むべきデータを複数個記憶するプレスを複数個記
憶するアドレスバッファとを設けて、ＣＲＴの帰線信号
期間以外のタイミングにおいて、ＣＰＵからデータバッ
ファおよびアドレスバッファにデータおよびアドレスを
書き込む手段と、ＣＲＴの帰線信号期間のタイミングに
おいて、データバッファから読み出したデータをアドレ
スバッファから読み出したじヂ才ＲＡＭのアドレスに！
き込む手段とを設けたものであるから、Ｃ−ＲＴが表示
動作中であってもｃＰＵからデータバッファおよびアド
レスバッファに対して、ごデオＲＡシ上に書き込むべｌ
！データとそのアドレスとを一時的に記憶させておくこ
とができ、帰線期間中に一括してビデオＲＡＭに対する
データ書込動作を行なうことができるものでＴｏシ、シ
たがってＣＲＴの画面がちらつぐようなことがなく、ま
たＣＰＵの側からビデオＲＡＭにデータを書き込む岸に
ＣＰＵが待たされることが少なくなるのでＣＰＵの処罵
速度が向上するという利点を有するものである。

なおビデオＲＡＭに書き込むべきデータを記憶させるた
めのデータバッファや、その書込アドレスを記憶させて
おくためのアドレスバッファとし−て、第３図の実施例
の説明において述べたようないわゆるＰ゛工ＩＦＯバッ
ファを用いるようにすれは、回路構成を著しく単純化す
ることができるものであり、また第４図の実施例の説明
において述べたように、アドレス記憶用のＦ工ｙｏバッ
ファにデータ書込読出識別信号をアドレス信号と共に記
憶させ、ビデオＲＡＭから読み出し九データをデータ続
出用のＩＦＩＩＦＯバッファに一時記憶させておくよう
にすれは、書込動作のみならず続出動作をも帰線信号期
間中に一括して行なうことができるので、ＣＰＨの処理
能率を一層向上させることができるものである。

【図面の簡単な説明】

第１図は一般的なＣＲＴインターフェイス回路の構成を
示す′ｊロック図、第゛２図は本発明の一実施例の回路
図、第３図は同上の他の実施例の回路図、第４図は同上
のさらに他の実施例の回路図、第５図は同上に用いるｌ
Ｏ進カウンタの回路図である。 （１）はｃ　ｕ　Ｔ　−、（ｕはビデオＲＡＭ、（６）
はＣＰＵ、（９）はデータラッチ、口Ｏｊはアドレスラ
ッチ、−（ロ）はＦ　Ｉ　Ｆ’　Ｏバッファである。 代理人　弁理士　石　１）長　七

Claims (1)

【特許請求の範囲】
1. （１）　ＣＲＴの画面上に表示すべきターフを記憶する
   ビデオＲＡＭと、ビデオＲＡＭＫ書き込むぺＩｋデータ
   を複数個記憶するターフバッファと、上記データを書き
   込むべきアドレスを複数個記憶するアドレスバッファと
   、ＣＲＴの帰線信号期間以外のタイミンクにおいて、ｃ
   ｐｔｒからデータバッファおよびアドレスバッファにデ
   ータおよびアドレスを書き込む手段と、ＣＲＴの帰一信
   号期間のタイミングにおいて、１−タバツファから貌み
   出したターフをアドレスバッファから観み出し九とヂオ
   ＲＡＭのアドレスに書龜込む手段とを設けて成ることを
   特徴とするＯＲ？イシターフエイス回路。 （りＣＰＵからのデータ出力とビデオＲＡＪのデータ入
   力との間に弁装置れる複数個のデータラッチによりデー
   タバッファを構成し、ＣＰＨのアドレス出力とビデオＩ
   ｕＡＭのアドレス入力との間に介装される複数個のアド
   レスラップによりアドレスバッファを構成し、複数個の
   アドレスラッチおよびデータラッチのうちいずれか一つ
   を動作状態とするラッチ選択回路を設けて成ることを特
   徴とする特許請求の範囲第１１ｉ記執のＣＲＴイシター
   フエイス回路。 （３１０ＰＵとビデオＲＡＭとの間に介装されるデータ
   バッファおよびアドレスバッファは、最初に入力された
   データが最初に出力される先入れ先出し型のバッファで
   あることを特徴とする特許請求の範囲第１項記載のＯＲ
   ティンターフェイス回路。 ＋４１０ＰＵのデータ入力とビデオＲＡＭのターフ出力
   との間に介装され、ビデオＲＡＭから読み出したデータ
   を一時記憶させておく第２のデータバッファと、ａＲｒ
   ｔｖ＠曽信号期間以外のタイミンクにおいて、アドレス
   バッファに対してビデオＲＡＭのアドレ〆スと共にダー
   タ書込読出識別信号を書き込む手段と、Ｃ！ＲＴの帰線
   信号期間のタイミシタにおいてビデオＲＡＭから読み出
   したデータを第２のデータバッファに書き込む手！と、
   を設けて成ることを特徴とする特許請求の範囲第１項記
   載のＯＲＴインターフェイス回路。