JPH01244643A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01244643A JPH01244643A JP7237688A JP7237688A JPH01244643A JP H01244643 A JPH01244643 A JP H01244643A JP 7237688 A JP7237688 A JP 7237688A JP 7237688 A JP7237688 A JP 7237688A JP H01244643 A JPH01244643 A JP H01244643A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分腎〕
この発明は、半導体装置、特にシリコン基板上にバリヤ
メタルを介して、Ａｌ膜の配線バターシを形成する半導
体装置の製造方法に関するものである。。
メタルを介して、Ａｌ膜の配線バターシを形成する半導
体装置の製造方法に関するものである。。
（従来の技術〕
第２図により、従来のバイポーラ形集積回路における配
５Ｉｉｌ造について説明する。例えば所望の導電形のＳ
ｉ半導体基板１の表面に形成された拡散層２に対し、絶
縁層として形成された５ｉｎ２膜３の一部に写真製版技
術により、コンタクトホール４を設けた後、配線のＡＩ
がＳｉ半導体基板１の８１と反応し、拡散層２をつき破
るのを防止するためのバリヤメタルとして、ＴｉＮ層５
’を形成し、その上にＡＩ層６′を設けた後、写真製版
技術により、Ａ１層６′および’ｌ’ ｉ Ｎ層５′を
所望の領域を残して除去し必要な配線パターシを得ろ。
５Ｉｉｌ造について説明する。例えば所望の導電形のＳ
ｉ半導体基板１の表面に形成された拡散層２に対し、絶
縁層として形成された５ｉｎ２膜３の一部に写真製版技
術により、コンタクトホール４を設けた後、配線のＡＩ
がＳｉ半導体基板１の８１と反応し、拡散層２をつき破
るのを防止するためのバリヤメタルとして、ＴｉＮ層５
’を形成し、その上にＡＩ層６′を設けた後、写真製版
技術により、Ａ１層６′および’ｌ’ ｉ Ｎ層５′を
所望の領域を残して除去し必要な配線パターシを得ろ。
上記の具体的な配線構造の形成工程を第３図（ａ）〜（
ｄ ）を用いて説明する。
ｄ ）を用いて説明する。
第３図（ａ）に示すように、コシタクトホール４を設け
たＳｉ半導体基板１の表面にＴ１をＮ２’Ｊ ＷＪ 気
中で反応性スパックリングして、５００〜２０００＾の
厚さのｌ’ ｉ Ｎ層５′を形成する１、実際のＴ ｉ
Ｎ層５′の組成は、スバ、フタ中のＮ２ガス分圧や、
残留０２により’ｒｉ、Ｎの過剰や不足、’ｌ” ｉ
０□が混入した膜となる。この後、Ａ１層６′をＡｒ中
のスバ、ソ々により約１０，０００人形成する。１１層
６′の上へ感光性のしシスト７を約ｉｏ、ｏｏｏ入の厚
さに塗布した後、ホ・ソトゴレート（図示せず）の上で
９０℃〜１００℃で１分〜３０分の乾燥を行い、マスク
を通して紫外線で露光し現像すると、第３図（ｂ）に示
すように、所望のレジストパターン８が形成されろ１．
この状態で、１３０℃〜１８０℃で数分〜１時間程度の
熱処理により、レジス１−を重きし、後工程の１１層６
′の工７チシグに耐えるようにする。さらに、リン酸、
硝酸を主成分とする工・ソチンゲ液にＳｉ半導体基板１
を浸幀し、第３図（ｅ）に示すように、まず、１１層６
′を工・ソチングし、その後にＴｉＮ層５′のみを選択
的に除去するような工・フ千ッグｌ戊、例えば１（２０
２を用いて工・ソチシグした後、レジスｉ・パターン８
を除去すれば第３図（ｄ）に示すように、所望の配線パ
ターンが形成される５゜［発明が解決しようとする課題
］ ところが、上記のような従来の配線構造では、Ａｊ層６
′のエツチング時にＡｔ’は一様に工・ソチノゲされず
、第３図（ｃ）のように、ＴｉＮ層５′とＡｅ層６′の
界面に沿って異常エツチング９が進行する場合があり、
所望のパターンが形成されず、部分的にエツチング液が
しみ込み、その後に除去することが困難て、そのため製
品の完成後にＡＩが腐蝕され、配線の抵抗が高くなった
り、断線１７やすくなり、信頼性が劣化する等の問題点
があった。乙のような問題点は、５ｉｎ２模３の上−１
ＡｅＪ背６′のみを設けた構造では発生せず、バリヤメ
タルの上に形成したＡｔ）にのみ生ずる特有の問題点で
ある。。
たＳｉ半導体基板１の表面にＴ１をＮ２’Ｊ ＷＪ 気
中で反応性スパックリングして、５００〜２０００＾の
厚さのｌ’ ｉ Ｎ層５′を形成する１、実際のＴ ｉ
Ｎ層５′の組成は、スバ、フタ中のＮ２ガス分圧や、
残留０２により’ｒｉ、Ｎの過剰や不足、’ｌ” ｉ
０□が混入した膜となる。この後、Ａ１層６′をＡｒ中
のスバ、ソ々により約１０，０００人形成する。１１層
６′の上へ感光性のしシスト７を約ｉｏ、ｏｏｏ入の厚
さに塗布した後、ホ・ソトゴレート（図示せず）の上で
９０℃〜１００℃で１分〜３０分の乾燥を行い、マスク
を通して紫外線で露光し現像すると、第３図（ｂ）に示
すように、所望のレジストパターン８が形成されろ１．
この状態で、１３０℃〜１８０℃で数分〜１時間程度の
熱処理により、レジス１−を重きし、後工程の１１層６
′の工７チシグに耐えるようにする。さらに、リン酸、
硝酸を主成分とする工・ソチンゲ液にＳｉ半導体基板１
を浸幀し、第３図（ｅ）に示すように、まず、１１層６
′を工・ソチングし、その後にＴｉＮ層５′のみを選択
的に除去するような工・フ千ッグｌ戊、例えば１（２０
２を用いて工・ソチシグした後、レジスｉ・パターン８
を除去すれば第３図（ｄ）に示すように、所望の配線パ
ターンが形成される５゜［発明が解決しようとする課題
］ ところが、上記のような従来の配線構造では、Ａｊ層６
′のエツチング時にＡｔ’は一様に工・ソチノゲされず
、第３図（ｃ）のように、ＴｉＮ層５′とＡｅ層６′の
界面に沿って異常エツチング９が進行する場合があり、
所望のパターンが形成されず、部分的にエツチング液が
しみ込み、その後に除去することが困難て、そのため製
品の完成後にＡＩが腐蝕され、配線の抵抗が高くなった
り、断線１７やすくなり、信頼性が劣化する等の問題点
があった。乙のような問題点は、５ｉｎ２模３の上−１
ＡｅＪ背６′のみを設けた構造では発生せず、バリヤメ
タルの上に形成したＡｔ）にのみ生ずる特有の問題点で
ある。。
上記のｋｅの異常なエッチ、グを生ずる原因についての
実験の結果、主として’［’ ｉ Ｎ層５′の上へ形成
した第４図（ａ）に示すＡＮＮ層６′、第４図（ｂ）の
上うにＳ ｉ Ｏ２膜３の上へ直接接して形成されたＡ
ｔ’層６′に比べ、グＬ−（：、、 １ｔ （ズＬが小
さく、ボイド１０が多く、このため、通常２００℃程度
で生ずる再結晶化の温度が約５０℃以ト低下し、比較的
低温、すくなくとも１５０℃程度で発生し、グレインの
移動、拡大を生じ、グレインの境界１１でのスｊ・レス
や、ボイド１０により、エツチング液のしみこみゃ工・
ソチング速度が速くなり、第３図（ｃ）に示したＡｅの
異常上・ソチレグを生ずることが判った。。
実験の結果、主として’［’ ｉ Ｎ層５′の上へ形成
した第４図（ａ）に示すＡＮＮ層６′、第４図（ｂ）の
上うにＳ ｉ Ｏ２膜３の上へ直接接して形成されたＡ
ｔ’層６′に比べ、グＬ−（：、、 １ｔ （ズＬが小
さく、ボイド１０が多く、このため、通常２００℃程度
で生ずる再結晶化の温度が約５０℃以ト低下し、比較的
低温、すくなくとも１５０℃程度で発生し、グレインの
移動、拡大を生じ、グレインの境界１１でのスｊ・レス
や、ボイド１０により、エツチング液のしみこみゃ工・
ソチング速度が速くなり、第３図（ｃ）に示したＡｅの
異常上・ソチレグを生ずることが判った。。
この発明は、上記の問題点を解消するためになされたも
ので、バリヤメタルとしての効果を維持１ノつつ、ＡＩ
の異常な工・ソチングを防ぎ、良好な配線パターンが形
成でき、信頼性の高い配線構造〔課題を解決するための
手段〕 この発明に係る半導体装置の製造方法は、レリコノ半導
体基板に接してＴｉＮ膜または１゛ＩＷ膜からなろバリ
ヤメタルを形成し、この上に、０゜０５ｗｔ％以上の゛
Ｉ’ｉ、０，０２ｗｔ％以−ヒのＦ′ｅ、０．＋２ｗｔ
％以上のＭｎ、０．１５ｗｔ％以上のＣｒまたはＺｎの
いずれかを含んだＡ Ｉ ＭＩＡを形成した後、工・ソ
チノグにより配線パターンを形成するものである。
ので、バリヤメタルとしての効果を維持１ノつつ、ＡＩ
の異常な工・ソチングを防ぎ、良好な配線パターンが形
成でき、信頼性の高い配線構造〔課題を解決するための
手段〕 この発明に係る半導体装置の製造方法は、レリコノ半導
体基板に接してＴｉＮ膜または１゛ＩＷ膜からなろバリ
ヤメタルを形成し、この上に、０゜０５ｗｔ％以上の゛
Ｉ’ｉ、０，０２ｗｔ％以−ヒのＦ′ｅ、０．＋２ｗｔ
％以上のＭｎ、０．１５ｗｔ％以上のＣｒまたはＺｎの
いずれかを含んだＡ Ｉ ＭＩＡを形成した後、工・ソ
チノグにより配線パターンを形成するものである。
を提供することを目的とする。。
この発明においては、ＴｉＮ膜上に形成されたＡＩ膜の
再結晶化温度の低下が生じていることがら、その低下分
を、ＡＩ中に再結晶化を防げろ不純物を添加することに
より補い、再結晶化に起因して生ずるＡＩの局所的な異
常上・ソ千ングが防止されろ、。
再結晶化温度の低下が生じていることがら、その低下分
を、ＡＩ中に再結晶化を防げろ不純物を添加することに
より補い、再結晶化に起因して生ずるＡＩの局所的な異
常上・ソ千ングが防止されろ、。
［実施例］
以ト、この発明の一実施例について第１図を用いて説明
する。。
する。。
所望の導電形のＳｉ半導体基板１の表面に形成された拡
散層２に対して、絶縁層として形成された５ｉｎ２膜３
の一部に、写真製版技術によりコックウドホール４を設
けた後、バリヤメタルとして’１’ ｉ Ｎ層５を、例
えば５００λ〜２０００λ程度の厚さ（ζ反応性スパッ
タリング法により形成する１、その後、Ｔ ｉを、例え
ば０．１〜０．５ｗｔ％添加したＡｔ’膜６を通常のス
パン々リシク曹夫により形成する１、その後、この状態
のＡｔ！［６にＬ・シストを塗布した後、従来と同様に
して写真製版を用いてし・レジトパターンを形成し、Ａ
ｌ膜６をエッチジグする１、エツチング液は従来のリン
酸おＪｏ：硝酸を主成分としたものでよい、。
散層２に対して、絶縁層として形成された５ｉｎ２膜３
の一部に、写真製版技術によりコックウドホール４を設
けた後、バリヤメタルとして’１’ ｉ Ｎ層５を、例
えば５００λ〜２０００λ程度の厚さ（ζ反応性スパッ
タリング法により形成する１、その後、Ｔ ｉを、例え
ば０．１〜０．５ｗｔ％添加したＡｔ’膜６を通常のス
パン々リシク曹夫により形成する１、その後、この状態
のＡｔ！［６にＬ・シストを塗布した後、従来と同様に
して写真製版を用いてし・レジトパターンを形成し、Ａ
ｌ膜６をエッチジグする１、エツチング液は従来のリン
酸おＪｏ：硝酸を主成分としたものでよい、。
以上のように、１゛ＩＮ膜５上にＴ１を添加したＡｊ膜
６を形成した場合、ＡＩの再結晶温度がＴ ｉの添加の
ない／ｌ’に比へ、少なくとも５０℃以上−トげろこと
ができる。例えばＴ ｉを０．０５Ｗ％添加したＡＩで
は約５０℃、０．２ｗ％添加したＡｅでは１２０℃程度
上げることができる。
６を形成した場合、ＡＩの再結晶温度がＴ ｉの添加の
ない／ｌ’に比へ、少なくとも５０℃以上−トげろこと
ができる。例えばＴ ｉを０．０５Ｗ％添加したＡＩで
は約５０℃、０．２ｗ％添加したＡｅでは１２０℃程度
上げることができる。
一方、ＴｉＮ１１％５上にＡｌを形成したことによるｆ
Ｉ■結晶温度の低下は約５０℃〜１００℃の程度になる
ことが、室温〜３００℃程度までのＡＩの結晶の変化を
顕ｆｆｉ鏡で観察することによって得られた。このこと
から、ＴｉＮ膜５の上に形成されたことによるＡｌの再
結晶温度の低下分を、Ｔ ｉをＡｊｌ中に０．０５ｗ％
以上添加することによって補うことができる。この上う
にして、ＡＩの再結晶を品度を２００℃以上に保ことに
より、後の写真製版工程で受けろ熱処理温度、例えば１
８０℃で再結晶が生じないようにできるので、再結晶化
によろストレスの発生およびボイドの拡大によるＡＩの
異常上、ソチングを防ぐ乙とができる。特に、添加元素
と１７て′【°Ｉを用いれば、例えばｒ１Ｎと′ｌ′厘
を含むＡＩ膜を同一のスバνり装置内で連続的に形成す
る場合に、他の金属に比べＴ ｉ Ｎの組成に対（７汚
染源になる可能性が少ない利点がある。
Ｉ■結晶温度の低下は約５０℃〜１００℃の程度になる
ことが、室温〜３００℃程度までのＡＩの結晶の変化を
顕ｆｆｉ鏡で観察することによって得られた。このこと
から、ＴｉＮ膜５の上に形成されたことによるＡｌの再
結晶温度の低下分を、Ｔ ｉをＡｊｌ中に０．０５ｗ％
以上添加することによって補うことができる。この上う
にして、ＡＩの再結晶を品度を２００℃以上に保ことに
より、後の写真製版工程で受けろ熱処理温度、例えば１
８０℃で再結晶が生じないようにできるので、再結晶化
によろストレスの発生およびボイドの拡大によるＡＩの
異常上、ソチングを防ぐ乙とができる。特に、添加元素
と１７て′【°Ｉを用いれば、例えばｒ１Ｎと′ｌ′厘
を含むＡＩ膜を同一のスバνり装置内で連続的に形成す
る場合に、他の金属に比べＴ ｉ Ｎの組成に対（７汚
染源になる可能性が少ない利点がある。
なお、上記実施例では、１゛ｌを添加したものについて
説明したが、不純物添加により、ＡＩの腐ｒＰｈを発生
させろ度合の少ない元素で、かつ再結晶温度を向上させ
るのに有効な元素であればいずれでもよく、例えばＦｅ
、Ｍｎ、Ｃｒ、Ｚｎを添加しても同様の効果を得ろこと
ができる、。
説明したが、不純物添加により、ＡＩの腐ｒＰｈを発生
させろ度合の少ない元素で、かつ再結晶温度を向上させ
るのに有効な元素であればいずれでもよく、例えばＦｅ
、Ｍｎ、Ｃｒ、Ｚｎを添加しても同様の効果を得ろこと
ができる、。
また、バリヤメタルとしてはＴ ｉ Ｎ以外に■゛ｌＷ
を（費用したものでも同様の効果がある。さらに、’Ｉ
’ ｉ Ｎ上に形成されたＡＩの再結晶温度の低下公約
５０℃を補償するには、その添加量（よ、Ｉ゛１の場合
は上述した↓うに約０，０５ｗｔ％、Ｆａで０．０２ｗ
ｔ％、Ｍｎで約０．１２ｗｔ％、Ｃｒでお上びＺｎで約
０，１５ｗｔ％である。１〔発明の効果〕 以上説明したようにこの発明は、シリコン半導体基板に
接してＴ ｉ Ｎ膜または’ｒｉＷ膜からなろバリヤメ
タルを形成して、この−ヒに、０．０５ｗｔ％以上のＴ
ｉ、０．０２ｗｔ％以上のＦｅ。
を（費用したものでも同様の効果がある。さらに、’Ｉ
’ ｉ Ｎ上に形成されたＡＩの再結晶温度の低下公約
５０℃を補償するには、その添加量（よ、Ｉ゛１の場合
は上述した↓うに約０，０５ｗｔ％、Ｆａで０．０２ｗ
ｔ％、Ｍｎで約０．１２ｗｔ％、Ｃｒでお上びＺｎで約
０，１５ｗｔ％である。１〔発明の効果〕 以上説明したようにこの発明は、シリコン半導体基板に
接してＴ ｉ Ｎ膜または’ｒｉＷ膜からなろバリヤメ
タルを形成して、この−ヒに、０．０５ｗｔ％以上のＴ
ｉ、０．０２ｗｔ％以上のＦｅ。
０．１２ｗｔ％以上のＭｎ、０．１５ｗｔ％以上のＣｒ
またはＺｎのいずれかを含んだＡｌ膜を形成１７た後、
エツチングにより配線パターンを形成するようにしたの
で、バリヤメタルの上にＡＩを形成することによる再結
晶温度の低下を補償することがてき、再結晶化によるＡ
ｌのエツチング異常を防ぐことができろ。したがって、
不良率の低減により、信頼性の高い半導体装置を安価に
得られろ効果がある。
またはＺｎのいずれかを含んだＡｌ膜を形成１７た後、
エツチングにより配線パターンを形成するようにしたの
で、バリヤメタルの上にＡＩを形成することによる再結
晶温度の低下を補償することがてき、再結晶化によるＡ
ｌのエツチング異常を防ぐことができろ。したがって、
不良率の低減により、信頼性の高い半導体装置を安価に
得られろ効果がある。
第１図はこの発明の一実施例を示す半導体装置の断面図
、第２図（よ従来の半導体装置を示す断面図、第３図は
従来の製造工程を示す断面図、第４図はこの発明の詳細
な説明するための部分拡大断面図である６゜ 図において、１はＳｉ半導体基板、２は拡散層、３はＳ
ｉｎ、膜、４はコンタクトホール、５′は１” ｉ Ｎ
層、６′はＡｔ’層である。。 なお、各図中の同一符号は同一または相当部分を示す、
。
、第２図（よ従来の半導体装置を示す断面図、第３図は
従来の製造工程を示す断面図、第４図はこの発明の詳細
な説明するための部分拡大断面図である６゜ 図において、１はＳｉ半導体基板、２は拡散層、３はＳ
ｉｎ、膜、４はコンタクトホール、５′は１” ｉ Ｎ
層、６′はＡｔ’層である。。 なお、各図中の同一符号は同一または相当部分を示す、
。
Claims (1)
- シリコン半導体基板に接してＴｉＮ膜またはＴｉＷ膜
からなるバリヤメタルを形成し、この上に、０．０５ｗ
ｔ％以上のＴｉ、０．０２ｗｔ％以上のＦｅ、０．１２
ｗｔ％以上のＭｎ、０．１５ｗｔ％以上のＣｒまたはＺ
ｎのいずれかを含んだＡｌ膜を形成した後、エッチング
により配線パターンを形成することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7237688A JPH01244643A (ja) | 1988-03-26 | 1988-03-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7237688A JPH01244643A (ja) | 1988-03-26 | 1988-03-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01244643A true JPH01244643A (ja) | 1989-09-29 |
Family
ID=13487519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7237688A Pending JPH01244643A (ja) | 1988-03-26 | 1988-03-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01244643A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0476429A (ja) * | 1990-07-18 | 1992-03-11 | Mitsubishi Electric Corp | 半導体圧力センサ |
| JP2015115374A (ja) * | 2013-12-09 | 2015-06-22 | 富士電機株式会社 | 炭化珪素半導体装置の製造方法 |
-
1988
- 1988-03-26 JP JP7237688A patent/JPH01244643A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0476429A (ja) * | 1990-07-18 | 1992-03-11 | Mitsubishi Electric Corp | 半導体圧力センサ |
| JP2015115374A (ja) * | 2013-12-09 | 2015-06-22 | 富士電機株式会社 | 炭化珪素半導体装置の製造方法 |
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