JPH01244659A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01244659A JPH01244659A JP63072276A JP7227688A JPH01244659A JP H01244659 A JPH01244659 A JP H01244659A JP 63072276 A JP63072276 A JP 63072276A JP 7227688 A JP7227688 A JP 7227688A JP H01244659 A JPH01244659 A JP H01244659A
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Landscapes
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に抵抗負荷型スタティッ
クＲＡＭを有する半導体装置に関する。
クＲＡＭを有する半導体装置に関する。
抵抗負荷型のＭＯＳスタティックＲＡＭは高集積化、高
速化に適しており、負荷素子として多結晶シリコン層が
一般的に用いられている。多結晶シリコン層は、化学気
相成長法（以下ＣＶＤ法と記す）により容易に形成され
、膜厚均一性及びその再現性、パターン上の被覆性等に
優れている他、加工性も良く、また、膜厚を薄くするこ
とで高抵抗が容易に得られるという利点がある。
速化に適しており、負荷素子として多結晶シリコン層が
一般的に用いられている。多結晶シリコン層は、化学気
相成長法（以下ＣＶＤ法と記す）により容易に形成され
、膜厚均一性及びその再現性、パターン上の被覆性等に
優れている他、加工性も良く、また、膜厚を薄くするこ
とで高抵抗が容易に得られるという利点がある。
第３図（ａ）〜（ｃ）は従来の半導体装置の製造方法を
説明するための工程順に示した半導体チップの断面図で
ある。
説明するための工程順に示した半導体チップの断面図で
ある。
第３図（ａ）に示すように、シリコン基板１の上に１．
０μｍの素子分離用のフィールド絶縁膜２を選択的に設
けて素子形成領域を区画し、熱酸化法により前記素子形
成領域の表面を酸化してゲート絶縁膜３を設ける０次に
、ゲート絶縁膜３を含む表面にＣＶＤ法により５ Ｘ
１０ ”Ｃ１１−’程度のリンをドープした多結晶シリ
コン層を０．４μｍの厚さに堆積し、ホトリソグラフィ
技術及びＲｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ
（以下ＲＩＥと記す）により前記多結晶シリコン層を選
択的にエツチングしてゲート電極４を形成する０次に、
ゲート電極４を含む表面にＣＶＤ法によりＰＳＧｆｆ５
を０．４μｍの厚さに堆積させた後、これを選択的にエ
ツチングしてゲート電極４のコンタクト孔を設ける。
０μｍの素子分離用のフィールド絶縁膜２を選択的に設
けて素子形成領域を区画し、熱酸化法により前記素子形
成領域の表面を酸化してゲート絶縁膜３を設ける０次に
、ゲート絶縁膜３を含む表面にＣＶＤ法により５ Ｘ
１０ ”Ｃ１１−’程度のリンをドープした多結晶シリ
コン層を０．４μｍの厚さに堆積し、ホトリソグラフィ
技術及びＲｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ
（以下ＲＩＥと記す）により前記多結晶シリコン層を選
択的にエツチングしてゲート電極４を形成する０次に、
ゲート電極４を含む表面にＣＶＤ法によりＰＳＧｆｆ５
を０．４μｍの厚さに堆積させた後、これを選択的にエ
ツチングしてゲート電極４のコンタクト孔を設ける。
次に、第３図（ｂ）に示すように、前記コンタクト孔を
含む表面にＣＶＤ法により多結晶シリコン層１６を０．
１μｍの厚さに堆積し、これを選択的にエツチングして
ゲート電極４と電気的に接続し、且つ、ＰＳＧ膜５の上
に延在する抵抗層を形成する。
含む表面にＣＶＤ法により多結晶シリコン層１６を０．
１μｍの厚さに堆積し、これを選択的にエツチングして
ゲート電極４と電気的に接続し、且つ、ＰＳＧ膜５の上
に延在する抵抗層を形成する。
次に、第３図（ｃ）に示すように、多結晶シリコン層１
６を含む表面にＣＶＤ法により窒化シリコン膜９を０．
１μｍの厚さに堆積させた後、配線形成領域上の窒化シ
リコン膜９を選択的に除去する０次に、窒化シリコン膜
９をマスクとしてリンイオンを加速エネルギー６０ｋｅ
Ｖ、ドーズ量２ Ｘ １０１６ｃｍ−２でイオン注入し
、前記抵抗層と接続する配線層１１を形成する０次に、
ＣＶＤ法でＰＳＧ膜１０を０．５μｍの厚さに堆積し、
これを選択的にエツチングして配線層１１のコンタクト
孔を設け、前記コンタクト孔の配線層１１と電気的に接
続するアルミニウム配線１２を選択的に形成する。
６を含む表面にＣＶＤ法により窒化シリコン膜９を０．
１μｍの厚さに堆積させた後、配線形成領域上の窒化シ
リコン膜９を選択的に除去する０次に、窒化シリコン膜
９をマスクとしてリンイオンを加速エネルギー６０ｋｅ
Ｖ、ドーズ量２ Ｘ １０１６ｃｍ−２でイオン注入し
、前記抵抗層と接続する配線層１１を形成する０次に、
ＣＶＤ法でＰＳＧ膜１０を０．５μｍの厚さに堆積し、
これを選択的にエツチングして配線層１１のコンタクト
孔を設け、前記コンタクト孔の配線層１１と電気的に接
続するアルミニウム配線１２を選択的に形成する。
上述した従来の半導体装置は、多結晶シリコン層で構成
される抵抗層が６００℃程度の温度で堆積された後、拡
散層形成時の熱処理、眉間絶縁膜のりフロー時の熱処理
等の９００℃を超える高温の熱処理を受けることによっ
て、多結晶シリコン層の結晶ダレインが成長して抵抗値
が低下するため、所望の抵抗値を維持できないという問
題点がある。この為、ＩＭビット以上の大容量ＳＲＡＭ
で必要とされる高抵抗（数ＴΩ）の負荷素子を、従来の
多結晶シリコン層では実現できなかった。
される抵抗層が６００℃程度の温度で堆積された後、拡
散層形成時の熱処理、眉間絶縁膜のりフロー時の熱処理
等の９００℃を超える高温の熱処理を受けることによっ
て、多結晶シリコン層の結晶ダレインが成長して抵抗値
が低下するため、所望の抵抗値を維持できないという問
題点がある。この為、ＩＭビット以上の大容量ＳＲＡＭ
で必要とされる高抵抗（数ＴΩ）の負荷素子を、従来の
多結晶シリコン層では実現できなかった。
本発明の目的は、高温処理を行っても抵抗値が変化しな
い負荷素子を有する高信頼性の半導体装置を提供するこ
とにある。
い負荷素子を有する高信頼性の半導体装置を提供するこ
とにある。
本発明の半導体装置は、半導体基板に設けた半導体素子
に接続して設けた抵抗素子を有する半導体装置において
、前記抵抗素子が多結晶シリコン層と少くとも一層の酸
化シリコン層とを交互に積層して設けた多層構造を有し
ている。
に接続して設けた抵抗素子を有する半導体装置において
、前記抵抗素子が多結晶シリコン層と少くとも一層の酸
化シリコン層とを交互に積層して設けた多層構造を有し
ている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例の製造方法を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、シリコン基板１の上
に素子分離用のフィールド絶縁膜２を選択的に形成して
素子形成領域を区画する０次に、熱酸化法により前記素
子形成領域の表面にゲート絶縁膜３を設ける６次に、ゲ
ート絶縁膜３を含む表面にＣＶＤ法により５ Ｘ １０
”Ｃ１１−’程度のリンをドープした多結晶シリコン
層を０．４μｍの厚さに堆積し、これをホトリソグラフ
ィー技術及びＲＩＥによって選択的にエツチングしてゲ
ート電極４を形成する０次に、ゲート電極４を含む表面
にＣＶＤ法によりＰＳＧ膜５を０．４μｍの厚さに堆積
した後、ゲート電極４Ｑコンタクト孔を設ける０次に、
前記コンタクト孔を含む表面にＣＶＤ法により多結晶シ
リコン層６を７０ｎｍの厚さに堆積し、６００℃の乾燥
酸素雰囲気中で多結晶シリコン層６の表面に２〜１０ｎ
ｍの厚さの酸化シリコン層７を形成する。更に酸化シリ
コン層７の上にＣＶＤ法により多結晶シリコン層８を７
０ｎｍの厚さに堆積する。
に素子分離用のフィールド絶縁膜２を選択的に形成して
素子形成領域を区画する０次に、熱酸化法により前記素
子形成領域の表面にゲート絶縁膜３を設ける６次に、ゲ
ート絶縁膜３を含む表面にＣＶＤ法により５ Ｘ １０
”Ｃ１１−’程度のリンをドープした多結晶シリコン
層を０．４μｍの厚さに堆積し、これをホトリソグラフ
ィー技術及びＲＩＥによって選択的にエツチングしてゲ
ート電極４を形成する０次に、ゲート電極４を含む表面
にＣＶＤ法によりＰＳＧ膜５を０．４μｍの厚さに堆積
した後、ゲート電極４Ｑコンタクト孔を設ける０次に、
前記コンタクト孔を含む表面にＣＶＤ法により多結晶シ
リコン層６を７０ｎｍの厚さに堆積し、６００℃の乾燥
酸素雰囲気中で多結晶シリコン層６の表面に２〜１０ｎ
ｍの厚さの酸化シリコン層７を形成する。更に酸化シリ
コン層７の上にＣＶＤ法により多結晶シリコン層８を７
０ｎｍの厚さに堆積する。
次に、第１図（ｂ）に示すように、多結晶シリコン層８
と酸化シリコン層７及び多結晶シリコン層６を順次選択
的にエツチングして前記コンタクト孔のゲート電極４と
接続する抵抗素子を形成する。ここで、酸化シリコン層
７が存在するために後工程の熱処理によって多結晶シリ
コン層６．８の結晶ダレインが成長するのを抑制して抵
抗値の変化を押えることができる。また、乾燥酸素雰囲
気中で多結晶シリコン層６の表面に設けた薄い酸化シリ
コン層７はウィークスポット（ｗｅａｋ ５ｐｏｔ）が
多く、電界強度との関係もあり、絶縁膜としての働きは
無視できる状態にあることが、昭和５９年応用物理学会
秋季大会予稿集１４ａ−Ｂ−８及び１４ａ−Ｂ−９にも
紹介されているように、知られている。
と酸化シリコン層７及び多結晶シリコン層６を順次選択
的にエツチングして前記コンタクト孔のゲート電極４と
接続する抵抗素子を形成する。ここで、酸化シリコン層
７が存在するために後工程の熱処理によって多結晶シリ
コン層６．８の結晶ダレインが成長するのを抑制して抵
抗値の変化を押えることができる。また、乾燥酸素雰囲
気中で多結晶シリコン層６の表面に設けた薄い酸化シリ
コン層７はウィークスポット（ｗｅａｋ ５ｐｏｔ）が
多く、電界強度との関係もあり、絶縁膜としての働きは
無視できる状態にあることが、昭和５９年応用物理学会
秋季大会予稿集１４ａ−Ｂ−８及び１４ａ−Ｂ−９にも
紹介されているように、知られている。
次に、第１図（ｃ）に示すように、前記抵抗素子を含む
表面にＣＶＤ法により窒化シリコン膜９を０．１μｍの
厚さに堆積し、選択的にエツチングして前記抵抗素子の
配線形成領域を含む部分を露出させる。次に、窒化シリ
コン膜９をマスクとして前記配線形成領域にリンイオン
を加速エネルギー６０ｋｅＶ、ドーズ量Ｉ Ｘ １０１
６Ｃ１１−”の条件でイオン注入して配線層１１を形成
する０次に、ＣＶＤ法によりＰＳＧ膜１０を０．５μｍ
の厚さに堆積し、選択的にエツチングして配線層１１の
コンタクト孔を形成する０次に前記コンタクト孔を含む
表面にアルミニウム層を堆積し、これを選択的にエツチ
ングして配線層１１とコンタクトするアルミニウム配線
１２を形成する。
表面にＣＶＤ法により窒化シリコン膜９を０．１μｍの
厚さに堆積し、選択的にエツチングして前記抵抗素子の
配線形成領域を含む部分を露出させる。次に、窒化シリ
コン膜９をマスクとして前記配線形成領域にリンイオン
を加速エネルギー６０ｋｅＶ、ドーズ量Ｉ Ｘ １０１
６Ｃ１１−”の条件でイオン注入して配線層１１を形成
する０次に、ＣＶＤ法によりＰＳＧ膜１０を０．５μｍ
の厚さに堆積し、選択的にエツチングして配線層１１の
コンタクト孔を形成する０次に前記コンタクト孔を含む
表面にアルミニウム層を堆積し、これを選択的にエツチ
ングして配線層１１とコンタクトするアルミニウム配線
１２を形成する。
第２図（ａ）〜（Ｃ）は本発明の第２の実施例の製造方
法を説明するための工程順に示した半導体チップの断面
図である。
法を説明するための工程順に示した半導体チップの断面
図である。
第２図＜ａ）に示すように、第１図（ａ）の多結晶シリ
コン層８を形成するまでの工程を第１の実施例と全く同
じ工程で形成した後、６００℃の乾燥雰囲気中で多結晶
シリコン層８の表面に２〜１０ｎｍの厚さの酸化シリコ
ンＭ１３を形成し、酸化シリコン膜１３の上にＣＶＤ法
により多結晶シリコン層１４を０．１２μｍの厚さに堆
積する０次に、ホトリソグラフィ技術及びＲＩＥ法によ
り多結晶シリコン層１４、酸化シリコン層１３、多結晶
シリコン層８、酸化シリコンＩＩ７、多結晶シリコン層
６を選択的に順次エツチングして多結晶シリコン層及び
酸化シリコン層を交互に積層した多層構造の抵抗素子を
形成する。
コン層８を形成するまでの工程を第１の実施例と全く同
じ工程で形成した後、６００℃の乾燥雰囲気中で多結晶
シリコン層８の表面に２〜１０ｎｍの厚さの酸化シリコ
ンＭ１３を形成し、酸化シリコン膜１３の上にＣＶＤ法
により多結晶シリコン層１４を０．１２μｍの厚さに堆
積する０次に、ホトリソグラフィ技術及びＲＩＥ法によ
り多結晶シリコン層１４、酸化シリコン層１３、多結晶
シリコン層８、酸化シリコンＩＩ７、多結晶シリコン層
６を選択的に順次エツチングして多結晶シリコン層及び
酸化シリコン層を交互に積層した多層構造の抵抗素子を
形成する。
次に、第２図（ｂ）に示すように、全面にホトレジスト
膜１５を形成してバターニングし、前記抵抗素子の配線
形成領域を覆うパターンを形成する。
膜１５を形成してバターニングし、前記抵抗素子の配線
形成領域を覆うパターンを形成する。
次に、第２図（Ｃ）に示すように、ホトレジスト膜１５
をマスクとして多結晶シリコンＮ１４をＲＩＥ法により
エツチングし、配線形成領域のみに多結晶シリコン層１
４を残す、このとき酸化シリコン層１３がエツチングス
トッパとなり制御よく多結晶シリコン層１４のみを除去
でき、高抵抗領域として残すべき部分は薄く、低抵抗の
配線領域となるべき部分は厚い多結晶シリコン層１４が
形成される。次に、リンイオンを加速エネルギー１６０
ｋｅＶ、ドーズ量２ Ｘ １０１６Ｃ１１−”の条件で
イオン注入する。このとき、高加速エネルギーにより前
記抵抗素子の薄い領域はイオンが突抜けるためドープさ
れず、厚い領域のみドープされて配線層１１が形成され
る。以後、眉間絶縁膜としてのＰＳＧＪｌｉを形成し、
コンタクト孔を設け、アルミニウム配線を形成する工程
を第１の実施例と同様に行い半導体装置を得る。
をマスクとして多結晶シリコンＮ１４をＲＩＥ法により
エツチングし、配線形成領域のみに多結晶シリコン層１
４を残す、このとき酸化シリコン層１３がエツチングス
トッパとなり制御よく多結晶シリコン層１４のみを除去
でき、高抵抗領域として残すべき部分は薄く、低抵抗の
配線領域となるべき部分は厚い多結晶シリコン層１４が
形成される。次に、リンイオンを加速エネルギー１６０
ｋｅＶ、ドーズ量２ Ｘ １０１６Ｃ１１−”の条件で
イオン注入する。このとき、高加速エネルギーにより前
記抵抗素子の薄い領域はイオンが突抜けるためドープさ
れず、厚い領域のみドープされて配線層１１が形成され
る。以後、眉間絶縁膜としてのＰＳＧＪｌｉを形成し、
コンタクト孔を設け、アルミニウム配線を形成する工程
を第１の実施例と同様に行い半導体装置を得る。
以上説明したように本発明は、抵抗素子として多結晶シ
リコン層と薄い酸化シリコン膜を交互に積層した多層構
造にしたことにより、抵抗素子形成後の高温熱処理工程
（９００℃程度）を経た後も、多結晶シリコン層のシリ
コン原子の移動がシリコン酸化膜によって阻止されるた
め、結晶のグレイン成長を抑制し、抵抗素子の抵抗値を
変化させることが無く半導体装置の信頼性を向上させる
という効果を有する。
リコン層と薄い酸化シリコン膜を交互に積層した多層構
造にしたことにより、抵抗素子形成後の高温熱処理工程
（９００℃程度）を経た後も、多結晶シリコン層のシリ
コン原子の移動がシリコン酸化膜によって阻止されるた
め、結晶のグレイン成長を抑制し、抵抗素子の抵抗値を
変化させることが無く半導体装置の信頼性を向上させる
という効果を有する。
第１図（ａ）〜（ｃ）及び第２図（ａ）〜（Ｃ）は本発
明の第１及び第２の実施例の製造方法を説明するための
工程順に示した半導体チップの断面図、第３図（ａ）〜
（Ｃ）は従来の半導体装置の製造方法を説明するための
工程順に示した半導体チップの断面図である。 １・・・シリコン基板、２・・・フィールド絶縁膜、３
・・・ゲート絶縁膜、４・・・ゲート電極、５・・・Ｐ
ＳＧ膜、６・・・多結晶シリコン層、７・・・酸化シリ
コン層、８・・・多結晶シリコン層、９・・・窒化シリ
コン膜、１０・・・ＰＳＧ膜、１１・・・配線層、１２
・・・アルミニウム配線、１３・・・酸化シリコン層、
１４・・・多結晶シリコン層、１５・・・ホトレジスト
膜、１６・・・多結晶シリコン層。
明の第１及び第２の実施例の製造方法を説明するための
工程順に示した半導体チップの断面図、第３図（ａ）〜
（Ｃ）は従来の半導体装置の製造方法を説明するための
工程順に示した半導体チップの断面図である。 １・・・シリコン基板、２・・・フィールド絶縁膜、３
・・・ゲート絶縁膜、４・・・ゲート電極、５・・・Ｐ
ＳＧ膜、６・・・多結晶シリコン層、７・・・酸化シリ
コン層、８・・・多結晶シリコン層、９・・・窒化シリ
コン膜、１０・・・ＰＳＧ膜、１１・・・配線層、１２
・・・アルミニウム配線、１３・・・酸化シリコン層、
１４・・・多結晶シリコン層、１５・・・ホトレジスト
膜、１６・・・多結晶シリコン層。
Claims (1)
- 半導体基板に設けた半導体素子に接続して設けた抵抗素
子を有する半導体装置において、前記抵抗素子が多結晶
シリコン層と少くとも一層の酸化シリコン層とを交互に
積層して設けた多層構造を有することを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63072276A JPH01244659A (ja) | 1988-03-25 | 1988-03-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63072276A JPH01244659A (ja) | 1988-03-25 | 1988-03-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01244659A true JPH01244659A (ja) | 1989-09-29 |
Family
ID=13484601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63072276A Pending JPH01244659A (ja) | 1988-03-25 | 1988-03-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01244659A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08125022A (ja) * | 1994-10-28 | 1996-05-17 | Nec Corp | 半導体装置の製造方法 |
| US6287915B1 (en) | 1997-11-19 | 2001-09-11 | Nec Corporation | Semiconductor device and manufacturing method therefor |
-
1988
- 1988-03-25 JP JP63072276A patent/JPH01244659A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08125022A (ja) * | 1994-10-28 | 1996-05-17 | Nec Corp | 半導体装置の製造方法 |
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