JPH01245614A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は高電位出力信号を得る半導体集積回路に関する
ものである。

従来の技術 第３図は従来の半導体集積回路の回路図である。

第３図において、１は人力信号を印加する入力端子であ
る。２，３はエンハンスメント型のＰチャンネルトラン
ジスタ、４，５はエンハンスメント型のＮチャンネルト
ランジスタ、６は高耐圧構造を有するエンハンスメント
型のＰチャンネルトランジスタ、７は高１ｉｔＪＨ構造
を有する抵抗である。

Ｖｏは正電位を印加する電源の正電位端子であり、通常
３〜５ｖを印加する。ｖｓは接地電位を印加する電源の
接地端子であり、通常Ｏｖを印加する。

■、は負電位を印加する電源の負電位端子であり、通常
−１５〜５０Ｖを印加する。トランジスタ２，３゜６の
ソース側は正電位端子Ｖ、に接続され、１〜ランジスタ
４，５のソース側は接地端子■５に接続されている。ま
た、トランジスタ２，４の制御電極（以下ゲート電極と
いう）は入力端子１に接続され、さらにトランジスタ２
，４のドレイン端子は共に接続されてＣＭＯ８型Ｏ８バ
ータ８舎構成している。この接続されたトレイン端子の
節点９は、トランジスタ３，５で構成されたＣＭＯ３型
インバータ１０のゲート電極に１妾統されている。この
ＣＭＯ８型Ｏ８バータ１０の共に接続されたドレイン端
子の節点１１は次段の高耐圧構造を有するＰチャンネル
トランジスタ６のグー１〜電極に接続されている。この
トランジスタ６のトレイン端子は抵抗７の一端に接続さ
れるとともに出力端子１２に接続され、その他端は負電
位端子Ｖ、に接続されている。出力端子１２は通常、半
導体集積回路の出力端子となり、半導体装置と他の装置
とを接続ず　゛る端子として使用される。

以上のように構成された半導体集積口！？８１３は振幅
の大きい高電位出力信号を得るための回路であり、以下
その動作を説明する。第４図は従来の半導体集積回路の
要部のタイミング図である。第４図において、１４は入
力端子１に入力される入力信号であり、電位Ｖ、−ＶＤ
振幅が入力される。節点１１はＣＭＯＳインバータ１０
の出力端子であり、入力信号１４と同相の出力信号１５
か出力され、この節点１１からの出力信号１５がｖｓ＠
位のとき、すなわち、０■のとき、１〜ランジスタロは
オン状態となり、トランジスタ６のオン抵抗と抵抗７と
の抵抗比で定まる電位か出力信号１６として出力端子１
２から出力される。たとえば、＋−ランジスタロのオン
抵抗値（抵抗７の抵抗値とすると、出力端子１２の高レ
ベルの出力電圧ＶＲＩはＶ　Ｒ、殻Ｖ。となる。

これが第４図に示す時間ｔ１における出力信号１６ａで
ある。節点１１からの出力信号１５がＶＤ零電位とき、
トランジスタ６はオフ状態となり、出力端子１２には低
レベルの出力電圧■、か出力される。

これが第４図に示す時間ｔ２における出力信号１６１〕
である。

発明が解決しようとする課題 −Ｆ記のように半導体集積回路の出力信号は入力信号に
よって電位ＶＤからＶ、までの大振幅を得ることかでき
る。しかしながら、従来の半導体集積回路では、出力信
号のＶ　Ｒｌ電位は１〜ランジスタロのオン抵抗と抵抗
７との抵抗比で定まるため、通常、トランジスタ６のオ
ン抵抗は小さく、抵抗７の抵抗は大きくする。しかし抵
抗７の抵抗を大きくすると、出力端子１２がＶ　Ｒ１か
ら■、に変化する変化時間が大きくなり、高周波信号が
あつかえなくなる。また、トランジスタ６のオン抵抗を
小さくするため、従来はトランジスタ６のトラン、ジス
タサイズを大きくする必要があった。このため、半導体
装置のサイズが大きくなり、経済上不利であるという問
題を有していた。

本発明は上記従来の問題を解決するもので、従来と同等
の出力特性を有し、かつ半導体装置のサイズを小さくす
ることができ、経済上有利な半導体集積回路を提供する
ことを目的とするものである。

課題を解決するだめの手段 上記課題を解決するために本発明の半導体集積回路は、
電源の負電位端子と第１の節点とを結合する第１の負荷
素子と、前記第１の節点と電源の正電位端子とを結合す
る第１の駆動用素子と、電源の負電位端子と第２の節点
とを結合する第２の負荷素子と、前記第２の節点と電源
の正電位端子とを結合し、かつその制御電極が前記第１
の節点に接続された第２の駆動用素子とを同一の半導体
基板上に集積化して設け、前記第１の駆動用素子の制御
電極に入力信号を導入し、前記第２の節点から出力信号
を導出するようにしたものである。

作用 上記構成により、第２の駆動用素子のゲート電位は第１
の駆動用素子のオン時とオフ時の第１の節点の電位の間
で変化し、第１の駆動用素子のオフ時の第１の節点の低
電位側の電位を従来のＯ電位以下の負電位とすることに
より、第２の駆動用素子のゲート電圧は大きくなり、第
２の駆動用素子のオン抵抗は小さくなる。したがって、
第１の負荷素子を電源の負電位端子に接続し、第２の駆
動用素子のゲート電位の低電位側を負電位として大きな
グー）・電圧を得るようにすることにより、従来のよう
に、第２の駆動用素子のサイズを大きくすることなく、
第２の駆動用素子のオン抵抗を小さくすることができ、
従来の出力特性と同等の出力特性を有するものでありな
がら、従来よりサイズの小さい半導体装置を実現できる
。

実施例 ＝　６− 以下、本発明の一実施例について図面を参照しながら説
明する。

第１図は本発明は一実施例を示す半導体集積回路の回路
図である。第１図において、２１は入力端子であり、入
力信号か印加される。２２はエンハンスメント型のＰチ
ャンネル　１〜ランジスタ、２３はエンハンスメント型
のＮチャンネル　トランジスタ、２４．２５は高耐圧構
造を有するエンハンスメント型のＰチャンネル　トラン
ジスタである。２６゜２７は高耐圧構造を有する抵抗で
ある。また、Ｖ。

はＬＥ電位を印加する電源の正電位端子であり、通常３
〜５■を印加する。■３は、接地電位を印加する電源の
接地端子であり、通常Ｏ■を印加する。

■、は負電位を印加する電源の負電位端子であり、通常
−１５〜−５０Ｖを印加する。さらに、トランジスタ２
２．２４．２５のソース側は正電位端子Ｖｏに接続され
、トランジスタ２３のソース側は接地端子■８に接続さ
れ、抵抗２６．２７の一端は負電位端子■、に接続され
ている。

一方、トランジスタ２２．２３のゲート電極は入力端子
２１に接続され、トランジスタ２２．２３のドレイン端
子は共に接続されてＣＭＯ３型Ｏ３バータ２８を構成し
ている。この接続されたトレイン端子の節点２９は次段
の第１の駆動用素子であるトランジスタ２４のグー１〜
電極に接続されている。トランジスタ２４のドレイン端
子は第１の負荷用素子である抵抗２６の他端に接続され
、その節点３０は次段の第２の駆動用素子であるトラン
ジスタ２５のゲート電極に接続されている。トランジス
タ２５のトレイン端子は第２の負荷用素子である抵抗２
７の他端に接続され、その節点３１は出力端子３２に接
続され、この出力端子３２は通常、半導体集積回路の出
力端子となり、半導体装置と他の装置とを接続する端子
として使用される。このようにして構成された半導体集
積回路は同一の半導体基板上に集積化して設（Ｊられる
。

以上のように構成された半導体集積回路について、以下
その動作を説明する。第２図は上記半導体集積回路の要
部のタイミング図である。第２図において、３３は入力
端子２１に入力される入力信号であり、電位Ｖ、−Ｖ。

の振幅が入力される。節点２９はＣＭＯＳインバータ２
８の出力端子であり、入力信号３３と逆相の出力信号３
４か出力される。節点２９が■。電位のとき、トランジ
スタ２４はオフ状態になり、節点３０にはｖＰ零電位出
力信号３５ａとして出力される。また節点２９がＶｓ電
位のとき、トランジスタ２４はオン状態になり、節点３
０には、トランジスタ２４のオン抵抗と抵抗２６で定ま
る電位ＶＲ２が出力信月３５ｂとして出力される。節点
３０の電位かＶ、電位のときトランジスタ２５はオン状
態になり、節点３１すなわち出力端子３２には、トラン
ジスタ２５のオン抵抗と抵抗２７との比で定まる電位■
□、か出力信号３６ａとして時間ｔ３だけ出力される。

また、節点３０の電位がＶＢ２のときは１〜ランジスタ
２５はオフ状態になり、出力端子３２にはｖＰ零電位出
力信号３６ｂとして時間ｔ４たけ出力される。

このように、節点３０での信号波形は次段のトランジス
タ２５のみを駆動すれはよいので、負荷容量Ｃ１は小さ
い。このため、抵抗２６の抵抗値は大きくてもかまわな
いので、トランジスタ２４のオン抵−９＝ 抗も、小さくする必要はなく、次段のトランジスタ２５
をオフさせるに足る電位■８□を出力すればよい。した
がって、１〜ランジスタ２４のトランジスタサイズは１
〜ランジスタ２５に比べて小さくてもよい。

また、トランジスタ２５がオン状態になるゲート電位は
■、なので、ゲート振幅電圧は■。−（ｖｐ）と大きく
なり、トランジスタ２５のトランジスタサイズが小さく
てもトランジスタ２５のオン抵抗が小さくなる。このた
め、抵抗２７の抵抗値も小さくでき、半導体集積回路の
サイズも小さくでき、半導体装置のサイズを小さくする
ことができる。したがって、半導体装置のサイズを大き
くすることなく、高電位出力信号を得ることができる。

発明の効果 以上のように本発明によれば、最終段の高電位出力回路
の前段に高電位出力回路を具備することにより、従来の
出力特性と同等の出力特性を有し、かつ従来よりサイズ
の小さい半導体装置を得ることができ、したがって、半
導体装置のサイズを大−１〇　− きくすることなく、高電位出力を得ることができる半導
体集積回路を提供することができ、経済上極めて有利で
ある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す半導体集積回路の回路
図、第２図は同半導体集積回路の要部のタイミング図、
第３図は従来の半導体集積回路の回路図、第４図は従来
の半導体集積回路の要部のタイミング図である。 ２１・・・入力端子、２４．２５・・・１〜ランジスタ
（第１および第２の駆動用素子）　、２６．２７・・・
抵抗（第１および第２の負荷素子）　、３０．３１・・
・節点（第１および第２の節点）、３２・・・出力端子
、３３・・・入力信号、３６ａ、３６ｂ・・・出力信号
、Ｖｏ・・・正電位端子、■。 ・・・負電位端子。 代理人　　　森　　本　　義　　弘 〜　５ 勺　　＼０ ／ｌ’）Ｉ’？）

Claims (1)

【特許請求の範囲】
1. １、電源の負電位端子と第１の節点とを結合する第１の
   負荷素子と、前記第１の節点と電源の正電位端子とを結
   合する第１の駆動用素子と、電源の負電位端子と第２の
   節点とを結合する第２の負荷素子と、前記第２の節点と
   電源の正電位端子とを結合し、かつその制御電極が前記
   第１の節点に接続された第２の駆動用素子とを同一の半
   導体基板上に集積化して設け、前記第１の駆動用素子の
   制御電極に入力信号を導入し、前記第２の節点から出力
   信号を導出するようにした半導体集積回路。