JPH04207416A - 薄膜トランジスタによる論理回路 - Google Patents
薄膜トランジスタによる論理回路Info
- Publication number
- JPH04207416A JPH04207416A JP2330684A JP33068490A JPH04207416A JP H04207416 A JPH04207416 A JP H04207416A JP 2330684 A JP2330684 A JP 2330684A JP 33068490 A JP33068490 A JP 33068490A JP H04207416 A JPH04207416 A JP H04207416A
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- JP
- Japan
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- thin film
- film transistor
- circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は負荷に対する駆動能力を上昇させる昇圧回路を
有する薄膜トランジスタによる論理回路に関する。
有する薄膜トランジスタによる論理回路に関する。
［従来の技術］
従来、電子デバイスにおいて、「１」すなわちハイレベ
ル、「０」すなわちローレベル及びｒＨ−ＺＪすなわち
ハイインピーダンスの３値を出力する論理回路がある。
ル、「０」すなわちローレベル及びｒＨ−ＺＪすなわち
ハイインピーダンスの３値を出力する論理回路がある。
しかしながら、従来の電子デバイスでは、薄膜トランジ
スタを用いた３値を出力する論理回路の応用はなされて
いなかった。
スタを用いた３値を出力する論理回路の応用はなされて
いなかった。
又、従来の薄膜トランジスタによる電子デバイスでは、
容量性負荷に対する駆動能力を上昇させる昇圧機能を有
する３値を出力する論理回路の応用はなされていなかっ
た。
容量性負荷に対する駆動能力を上昇させる昇圧機能を有
する３値を出力する論理回路の応用はなされていなかっ
た。
［発明が解決しようとする課題］
本発明は上記の事情に鑑みてなされたもので、容量性負
荷に対する駆動能力を上昇させる昇圧回路をもうけるこ
とにより、大きな容量性負荷を駆動することを可能とし
得、且つ薄膜トランジスタを用いて電子デバイスを構成
し得る論理回路を提供することを目的とする。
荷に対する駆動能力を上昇させる昇圧回路をもうけるこ
とにより、大きな容量性負荷を駆動することを可能とし
得、且つ薄膜トランジスタを用いて電子デバイスを構成
し得る論理回路を提供することを目的とする。
［課題を解決するための手段および作用コ本発明は上記
課題を解決するために、薄膜トランジスタより構成され
イネーブル信号が入力されるノア回路と、このノア回路
により入力信号が制御され負荷に対する駆動能力を上昇
させる昇圧回路を有する薄膜トランジスタより構成され
たブートストラップ回路とを具備することを特徴とする
もので、容量性負荷に対する駆動能力を上昇させる昇圧
回路をもうけることにより、大きな容量性負荷を駆動す
ることができ、且つ薄膜トランジスタを用いて電子デバ
イスを構成することができるようにしたものである。
課題を解決するために、薄膜トランジスタより構成され
イネーブル信号が入力されるノア回路と、このノア回路
により入力信号が制御され負荷に対する駆動能力を上昇
させる昇圧回路を有する薄膜トランジスタより構成され
たブートストラップ回路とを具備することを特徴とする
もので、容量性負荷に対する駆動能力を上昇させる昇圧
回路をもうけることにより、大きな容量性負荷を駆動す
ることができ、且つ薄膜トランジスタを用いて電子デバ
イスを構成することができるようにしたものである。
［実施例］
以下図面を参照して本発明の実施例を詳細に説明する。
第１図は本発明の一実施例に係るトライステートバッフ
ァの回路図である。即ち、薄膜トランジスタＴ１及び薄
膜トランジスタＴ２よりなるインバータ回路１、薄膜ト
ランジスタＴ３．薄膜トランジスタＴ４及び薄膜トラン
ジスタＴ５よりなる２人カノア（ＮＯＲ）回路２、薄膜
トランジスタＴ６．薄膜トランジスタＴ７及び薄膜トラ
ンジスタＴ８よりなる２人カノア（ＮＯＲ）回路３、薄
膜トランジスタＴ９．薄膜トランジスタＴ１０゜薄膜ト
ランジスタＴｌｌ及びキャパシタＣ１よりなるブートス
トラップ回路４より構成される。入力端子５には外部回
路から入力信号ＩＮか入力され、出力端子６から容量性
負荷例えばメモリアレイへ出力信号ＯＵＴか出力される
。端子７にはコントローラからイネーブル信号（Ｅｎａ
ｂｌｅ） カ入力され、端子８には電源から■ＤＤ電圧
か加えられる。
ァの回路図である。即ち、薄膜トランジスタＴ１及び薄
膜トランジスタＴ２よりなるインバータ回路１、薄膜ト
ランジスタＴ３．薄膜トランジスタＴ４及び薄膜トラン
ジスタＴ５よりなる２人カノア（ＮＯＲ）回路２、薄膜
トランジスタＴ６．薄膜トランジスタＴ７及び薄膜トラ
ンジスタＴ８よりなる２人カノア（ＮＯＲ）回路３、薄
膜トランジスタＴ９．薄膜トランジスタＴ１０゜薄膜ト
ランジスタＴｌｌ及びキャパシタＣ１よりなるブートス
トラップ回路４より構成される。入力端子５には外部回
路から入力信号ＩＮか入力され、出力端子６から容量性
負荷例えばメモリアレイへ出力信号ＯＵＴか出力される
。端子７にはコントローラからイネーブル信号（Ｅｎａ
ｂｌｅ） カ入力され、端子８には電源から■ＤＤ電圧
か加えられる。
第２図は第１図のトライステードパ・ソファの動作機能
の説明図である。即ち、入力端子５に外部回路から入力
信号ＩＮが「０」すなわちローレベルが入力されると、
薄膜トランジスタＴ２がオフ（ＯＦＦ）すると共に薄膜
トランジスタＴ６がオフする。薄膜トランジスタＴ２が
オフすることにより、インバータ回路１の出力が「１」
すなわちハイレベルとなり薄膜トランジスタＴ３がオン
（ＯＮ）する。この時、端子７にコントローラからイネ
ーブル信号「０」すなわちローレベルが入力されると、
薄膜トランジスタＴ５及び薄膜トランジスタＴ８がオフ
する。薄膜トランジスタＴ３がオンすることにより、２
人カノア回路２の出力であるノードＢは「０」すなわち
ローレベルになり、薄膜トランジスタＴＩＯはオフとな
る。又、薄膜トランジスタＴ６及び薄膜トランジスタＴ
８がオフすることにりより、２人カノア回路３の出力で
あるノードＣは「１」すなわちハイレベルになり、薄膜
トランジスタＴｌｌはオンとなる。薄膜トランジスタＴ
ｌｌがオンとなることにより、ブートストラップ回路４
の出力である出力端子６の出力信号ＯＵＴは「０」すな
わちローレベルとなり、容量性負荷例えばメモリアレイ
へ出力される。
の説明図である。即ち、入力端子５に外部回路から入力
信号ＩＮが「０」すなわちローレベルが入力されると、
薄膜トランジスタＴ２がオフ（ＯＦＦ）すると共に薄膜
トランジスタＴ６がオフする。薄膜トランジスタＴ２が
オフすることにより、インバータ回路１の出力が「１」
すなわちハイレベルとなり薄膜トランジスタＴ３がオン
（ＯＮ）する。この時、端子７にコントローラからイネ
ーブル信号「０」すなわちローレベルが入力されると、
薄膜トランジスタＴ５及び薄膜トランジスタＴ８がオフ
する。薄膜トランジスタＴ３がオンすることにより、２
人カノア回路２の出力であるノードＢは「０」すなわち
ローレベルになり、薄膜トランジスタＴＩＯはオフとな
る。又、薄膜トランジスタＴ６及び薄膜トランジスタＴ
８がオフすることにりより、２人カノア回路３の出力で
あるノードＣは「１」すなわちハイレベルになり、薄膜
トランジスタＴｌｌはオンとなる。薄膜トランジスタＴ
ｌｌがオンとなることにより、ブートストラップ回路４
の出力である出力端子６の出力信号ＯＵＴは「０」すな
わちローレベルとなり、容量性負荷例えばメモリアレイ
へ出力される。
又、入力端子５に外部回路から入力信号ＩＮが「１」す
なわちハイレベルが入力されると、薄膜トランジスタＴ
２がオンすると共に薄膜トランジスタＴ６がオンする。
なわちハイレベルが入力されると、薄膜トランジスタＴ
２がオンすると共に薄膜トランジスタＴ６がオンする。
薄膜トランジスタＴ２がオンするすることにより、イン
バータ回路１の出力が「０」すなわちローレベルとなり
薄膜トランジスタＴ３がオフする。この時、端子７にコ
ントローラからイネーブル信号がｒＯＪすなわちローレ
ベルが入力されると、薄膜トランジスタＴ５及び薄膜ト
ランジスタＴ８がオフする。薄膜トランジスタＴ６がオ
ンすることにより、２人カノア回路３の出力であるノー
ドＣは「０」すなわちローレベルになり、薄膜トランジ
スタＴ１１はオフとなる。又、薄膜トランジスタＴ３及
び薄膜トランジスタＴ５がオフすることにより、２人カ
ノア回路２の出力であるノードＢは「１」すなわちハイ
レベルになり、薄膜トランジスタＴＩＯはオンとなる。
バータ回路１の出力が「０」すなわちローレベルとなり
薄膜トランジスタＴ３がオフする。この時、端子７にコ
ントローラからイネーブル信号がｒＯＪすなわちローレ
ベルが入力されると、薄膜トランジスタＴ５及び薄膜ト
ランジスタＴ８がオフする。薄膜トランジスタＴ６がオ
ンすることにより、２人カノア回路３の出力であるノー
ドＣは「０」すなわちローレベルになり、薄膜トランジ
スタＴ１１はオフとなる。又、薄膜トランジスタＴ３及
び薄膜トランジスタＴ５がオフすることにより、２人カ
ノア回路２の出力であるノードＢは「１」すなわちハイ
レベルになり、薄膜トランジスタＴＩＯはオンとなる。
薄膜トランジスタＴ１０がオンとなり、薄膜トランジス
タＴｌｌがオフとなることにより、ブートストラップ回
路４の出力である出力端子６の出力信号ＯＵＴは「１」
すなわちハイレベルとなり、容量性負荷例えばメモリア
レイへ出力される。
タＴｌｌがオフとなることにより、ブートストラップ回
路４の出力である出力端子６の出力信号ＯＵＴは「１」
すなわちハイレベルとなり、容量性負荷例えばメモリア
レイへ出力される。
この場合、薄膜トランジスタＴ９とキャパシタＣ１を付
加することにより、昇圧動作が可能であり、ノードＢの
電位が「０」から「１」へ変移すると共に、ノードＣの
電位が「１」から「０」へ変移する時に行われる。すな
わち、薄膜トランジスタＴ９を介してキャパシタＣ１へ
チャージアップが行われると同時に、薄膜トランジスタ
Ｔｌｌがオフの状態に追い込まれる為、出力端子６の電
位に、キヤパシタＣ１の端子電圧か重畳される形で薄膜
トランジスタＴＩＯの入力ゲート電圧か昇圧され、その
電圧は略２Ｖｏｏとなる。これにより薄膜トランジスタ
ＴＩＯの電流駆動能力をア・ツブさせることができる。
加することにより、昇圧動作が可能であり、ノードＢの
電位が「０」から「１」へ変移すると共に、ノードＣの
電位が「１」から「０」へ変移する時に行われる。すな
わち、薄膜トランジスタＴ９を介してキャパシタＣ１へ
チャージアップが行われると同時に、薄膜トランジスタ
Ｔｌｌがオフの状態に追い込まれる為、出力端子６の電
位に、キヤパシタＣ１の端子電圧か重畳される形で薄膜
トランジスタＴＩＯの入力ゲート電圧か昇圧され、その
電圧は略２Ｖｏｏとなる。これにより薄膜トランジスタ
ＴＩＯの電流駆動能力をア・ツブさせることができる。
又、入力端子５に外部回路から入力信号ＩＮが「０」す
なわちローレベルが入力されると、薄膜トランジスタＴ
２がオフすると共に薄膜トランジスタＴ６がオフする。
なわちローレベルが入力されると、薄膜トランジスタＴ
２がオフすると共に薄膜トランジスタＴ６がオフする。
薄膜トランジスタＴ２がオフするすることにより、イン
バータ回路１の出力が「１」すなわちハイレベルとなり
薄膜トランジスタＴ３がオンする。この時、端子７にコ
ントローラからイネーブル信号「１」すなわち／＼イレ
ベルが入力されると、薄膜トランジスタＴ５及び薄膜ト
ランジスタＴ８がオンする。薄膜トランジスタＴ３がオ
ンすることにより、２人カノア回路２の出力であるノー
ドＢは「０」すなわちローレベルになり、薄膜トランジ
スタＴＩＯはオフとなる。
バータ回路１の出力が「１」すなわちハイレベルとなり
薄膜トランジスタＴ３がオンする。この時、端子７にコ
ントローラからイネーブル信号「１」すなわち／＼イレ
ベルが入力されると、薄膜トランジスタＴ５及び薄膜ト
ランジスタＴ８がオンする。薄膜トランジスタＴ３がオ
ンすることにより、２人カノア回路２の出力であるノー
ドＢは「０」すなわちローレベルになり、薄膜トランジ
スタＴＩＯはオフとなる。
又、薄膜トランジスタＴ８がオンすることにより、２人
カノア回路３の出力であるノードＣは「０」すなわちロ
ーレベルになり、薄膜トランジスタＴｌｌはオフとなる
。薄膜トランジスタＴＩＯ及び薄膜トランジスタＴ１１
がオフとなることにより、ブートストラップ回路４の出
力である出力端子６の出力信号ＯＵＴはｒＨ−ＺＪすな
わちノ１イインピーダンスとなり、容量性負荷例えばメ
モリアレイへ印加される。
カノア回路３の出力であるノードＣは「０」すなわちロ
ーレベルになり、薄膜トランジスタＴｌｌはオフとなる
。薄膜トランジスタＴＩＯ及び薄膜トランジスタＴ１１
がオフとなることにより、ブートストラップ回路４の出
力である出力端子６の出力信号ＯＵＴはｒＨ−ＺＪすな
わちノ１イインピーダンスとなり、容量性負荷例えばメ
モリアレイへ印加される。
又、入力端子５に外部回路から入力信号ＩＮが「１」す
なわちハイレベルが入力されると、薄膜トランジスタＴ
２がオンすると共に薄膜トランジスタＴ６かオンする。
なわちハイレベルが入力されると、薄膜トランジスタＴ
２がオンすると共に薄膜トランジスタＴ６かオンする。
薄膜トランジスタＴ２がオンすることにより、インバー
タ回路１の出力が「０」すなわちローレベルとなり薄膜
トランジスタＴ３がオフする。この時、端子７にコント
ローラからイネーブル信号「１」すなわちノ１イレベル
が入力されると、薄膜トランジスタＴ５及び薄膜トラン
ジスタＴ８がオンする。薄膜トランジスタＴ５がオンす
ることにより、２人カノア回路２の出力であるノードＢ
は「０」すなわちローレベルになり、薄膜トランジスタ
ＴＩＯはオフとなる。
タ回路１の出力が「０」すなわちローレベルとなり薄膜
トランジスタＴ３がオフする。この時、端子７にコント
ローラからイネーブル信号「１」すなわちノ１イレベル
が入力されると、薄膜トランジスタＴ５及び薄膜トラン
ジスタＴ８がオンする。薄膜トランジスタＴ５がオンす
ることにより、２人カノア回路２の出力であるノードＢ
は「０」すなわちローレベルになり、薄膜トランジスタ
ＴＩＯはオフとなる。
又、薄膜トランジスタＴ８がオンすることにより、２人
カノア回路３の出力であるノードＣは「０」すなわちロ
ーレベルになり、薄膜トランジスタＴｌｌはオフとなる
。薄膜トランジスタＴＩＯ及び薄膜トランジスタＴｌｌ
がオフとなることにより、ブートストラップ回路４の出
力である出力端子６の出力信号ＯＵＴはｒＨ−ＺＪすな
わちハイインピーダンスとなり、容量性負荷例えばメモ
リアレイへ印加される。
カノア回路３の出力であるノードＣは「０」すなわちロ
ーレベルになり、薄膜トランジスタＴｌｌはオフとなる
。薄膜トランジスタＴＩＯ及び薄膜トランジスタＴｌｌ
がオフとなることにより、ブートストラップ回路４の出
力である出力端子６の出力信号ＯＵＴはｒＨ−ＺＪすな
わちハイインピーダンスとなり、容量性負荷例えばメモ
リアレイへ印加される。
以上のように、昇圧機能を有したブートストラップ回路
４を最終段に配して、容量性負荷に対する駆動能力を上
昇させると共に、ノア回路２，３へ入力されるイネーブ
ル信号により、ノア回路２゜３を介してブートストラッ
プ回路４の入力を制御してｒｌＪ、ｒＯＪ、’ ｒＨ
−ＺＪの３値論理回路を実現している。
４を最終段に配して、容量性負荷に対する駆動能力を上
昇させると共に、ノア回路２，３へ入力されるイネーブ
ル信号により、ノア回路２゜３を介してブートストラッ
プ回路４の入力を制御してｒｌＪ、ｒＯＪ、’ ｒＨ
−ＺＪの３値論理回路を実現している。
第３図は第１図の薄膜パターン構造の一例を示す平面図
で、第４図は第３図のＡ−Ａ’線断面図、第５図は第３
図のＢ−Ｂ’線断面図である。
で、第４図は第３図のＡ−Ａ’線断面図、第５図は第３
図のＢ−Ｂ’線断面図である。
即ち、例えばガラス基板等の絶縁基板１０上にはドレイ
ンあるいはソースを構成するｎ＋シリコンパターンＰ１
が形成され、このｎ＋シリコンパターンＰｌ上にはポリ
シリコンパターンＰ２が形成される。このポリシリコン
パターンＰ２上にはゲート絶縁膜Ｐ３が形成され、この
ゲート絶縁膜Ｐ３上には例えばＡ１等の導電体よりなる
ゲート電極（配線）パターンＰ４が形成される。この場
合、前記ポリシリコンパターンＰ２とゲート絶縁膜Ｐ３
の所定の位置にはコンタクトホールＰ５が形成されてゲ
ート電極パターンＰ４がｎ＋シリコンパターンＰ１に接
続される。前記ゲート電極パターンＰ４上には層間絶縁
膜Ｐ６が形成され、この層間絶縁膜Ｐ６上には例えばＡ
Ｉ等の導電体よりなる配線パターンＰ７が形成される。
ンあるいはソースを構成するｎ＋シリコンパターンＰ１
が形成され、このｎ＋シリコンパターンＰｌ上にはポリ
シリコンパターンＰ２が形成される。このポリシリコン
パターンＰ２上にはゲート絶縁膜Ｐ３が形成され、この
ゲート絶縁膜Ｐ３上には例えばＡ１等の導電体よりなる
ゲート電極（配線）パターンＰ４が形成される。この場
合、前記ポリシリコンパターンＰ２とゲート絶縁膜Ｐ３
の所定の位置にはコンタクトホールＰ５が形成されてゲ
ート電極パターンＰ４がｎ＋シリコンパターンＰ１に接
続される。前記ゲート電極パターンＰ４上には層間絶縁
膜Ｐ６が形成され、この層間絶縁膜Ｐ６上には例えばＡ
Ｉ等の導電体よりなる配線パターンＰ７が形成される。
この場合、前記層間絶縁膜Ｐ６の所定の位置にはコンタ
クトホールＰ８が形成されて配線パターンＰ７がゲート
電極パターンＰ４に接続される。前記ｎ＋シリコンパタ
ーンＰ１、ポリシリコンパターンＰ２、ゲート絶縁膜Ｐ
３、ゲート電極パターンＰ４、層間絶縁膜Ｐ６及び配線
パターンＰ７は絶縁基板１０上にプラズマＣＶＤまたは
スパッタ等により一体的に形成される。尚、第３図では
ゲート絶縁膜Ｐ３及び層間絶縁膜Ｐ６は省略している。
クトホールＰ８が形成されて配線パターンＰ７がゲート
電極パターンＰ４に接続される。前記ｎ＋シリコンパタ
ーンＰ１、ポリシリコンパターンＰ２、ゲート絶縁膜Ｐ
３、ゲート電極パターンＰ４、層間絶縁膜Ｐ６及び配線
パターンＰ７は絶縁基板１０上にプラズマＣＶＤまたは
スパッタ等により一体的に形成される。尚、第３図では
ゲート絶縁膜Ｐ３及び層間絶縁膜Ｐ６は省略している。
又、第３図中、第１図と同一部分は同一符号を付してそ
の説明を省略する。
の説明を省略する。
以上のように、大きな容量性負荷を駆動することが可能
な薄膜トランジスタよりなる３値論理回路が得られるの
で、薄膜トランジスタで構成されるＬＳＩの入出力（Ｉ
ｌｏ）バッファ等に利用することができる。
な薄膜トランジスタよりなる３値論理回路が得られるの
で、薄膜トランジスタで構成されるＬＳＩの入出力（Ｉ
ｌｏ）バッファ等に利用することができる。
［発明の効果］
以上述べたように本発明によれば、薄膜トランジスタよ
り構成されイネーブル信号が入力されるノア回路と、こ
のノア回路により入力信号が制御され負荷に対する駆動
能力を上昇させる昇圧回路を有する薄膜トランジスタよ
り構成されたブートストラップ回路とを具備し、容量性
負荷に対する駆動能力を上昇させる昇圧回路をもうける
ことにより、大きな容量性負荷を駆動することができ、
且つ薄膜トランジスタを用いて電子デバイスを構成する
ことができる。
り構成されイネーブル信号が入力されるノア回路と、こ
のノア回路により入力信号が制御され負荷に対する駆動
能力を上昇させる昇圧回路を有する薄膜トランジスタよ
り構成されたブートストラップ回路とを具備し、容量性
負荷に対する駆動能力を上昇させる昇圧回路をもうける
ことにより、大きな容量性負荷を駆動することができ、
且つ薄膜トランジスタを用いて電子デバイスを構成する
ことができる。
第１図〜第５図は本発明の一実施例を示すもので、第１
図は薄膜トランジスタによる論理回路を示す回路図、第
２図は第１図の動作を説明するための図、第３図は第１
図の薄膜パターン構造を示す平面図、第４図は第３図の
Ａ−Ａ’線断面図、第５図は第３図のＢ−Ｂ’線断面図
である。 １・・・インバータ回路、２，３・・・２人カノア回路
、４・・・ブートストラップ回路、１０・・・絶縁基板
、Ｔ１〜Ｔｌｌ・・・薄膜トランジスタ、Ｃ１・・・キ
ャパシタ、Ｐｌ・・・ｎ１シリコンパターン、Ｐ２・・
・ポリシリコンパターン、Ｐ３・・・ゲート絶縁膜、Ｐ
４・・・ゲート電極パターン、Ｐ５．Ｐ８・・・コンタ
クトホール、Ｐ６・・・層間絶縁膜、Ｐｌ・・・配線パ
ターン。 出願人代理人 弁理士 鈴江武彦 Ｖｏ。 ｎａｂｌｅ 第１図 第２図 第４ 口 Ｉｆ’；５ 図
図は薄膜トランジスタによる論理回路を示す回路図、第
２図は第１図の動作を説明するための図、第３図は第１
図の薄膜パターン構造を示す平面図、第４図は第３図の
Ａ−Ａ’線断面図、第５図は第３図のＢ−Ｂ’線断面図
である。 １・・・インバータ回路、２，３・・・２人カノア回路
、４・・・ブートストラップ回路、１０・・・絶縁基板
、Ｔ１〜Ｔｌｌ・・・薄膜トランジスタ、Ｃ１・・・キ
ャパシタ、Ｐｌ・・・ｎ１シリコンパターン、Ｐ２・・
・ポリシリコンパターン、Ｐ３・・・ゲート絶縁膜、Ｐ
４・・・ゲート電極パターン、Ｐ５．Ｐ８・・・コンタ
クトホール、Ｐ６・・・層間絶縁膜、Ｐｌ・・・配線パ
ターン。 出願人代理人 弁理士 鈴江武彦 Ｖｏ。 ｎａｂｌｅ 第１図 第２図 第４ 口 Ｉｆ’；５ 図
Claims (1)
- 【特許請求の範囲】 薄膜トランジスタより構成されイネーブル信号が入力さ
れるノア回路と、 このノア回路により入力信号が制御され負荷に対する駆
動能力を上昇させる昇圧回路を有する薄膜トランジスタ
より構成されたブートストラップ回路と を具備することを特徴とする薄膜トランジスタによる論
理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2330684A JPH04207416A (ja) | 1990-11-30 | 1990-11-30 | 薄膜トランジスタによる論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2330684A JPH04207416A (ja) | 1990-11-30 | 1990-11-30 | 薄膜トランジスタによる論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04207416A true JPH04207416A (ja) | 1992-07-29 |
Family
ID=18235424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2330684A Pending JPH04207416A (ja) | 1990-11-30 | 1990-11-30 | 薄膜トランジスタによる論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04207416A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5471070A (en) * | 1992-10-30 | 1995-11-28 | Sharp Kabushiki Kaisha | Thin-film transistor circuit having an amorphous silicon load and a driver transistor and a method of producing the same |
| JP2004296741A (ja) * | 2003-03-26 | 2004-10-21 | Semiconductor Energy Lab Co Ltd | ソースフォロワ回路又はブートストラップ回路、当該回路を有する駆動回路、及び当該駆動回路を有する液晶表示装置 |
| JP2014209741A (ja) * | 2014-05-26 | 2014-11-06 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9136385B2 (en) | 2001-04-27 | 2015-09-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2018170780A (ja) * | 2018-06-15 | 2018-11-01 | 株式会社半導体エネルギー研究所 | 電子機器 |
-
1990
- 1990-11-30 JP JP2330684A patent/JPH04207416A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5471070A (en) * | 1992-10-30 | 1995-11-28 | Sharp Kabushiki Kaisha | Thin-film transistor circuit having an amorphous silicon load and a driver transistor and a method of producing the same |
| US9136385B2 (en) | 2001-04-27 | 2015-09-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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| US7701009B2 (en) | 2003-03-26 | 2010-04-20 | Semiconductor Energy Laboratory Co., Ltd | Source follower circuit or bootstrap circuit, driver circuit comprising such circuit, and display device comprising such driver circuit |
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